微机系统与接口：第四章 半导体存储器

1、1第四章 半导体存储器(Semi-conductor Memory)主要内容 存储介质的类别和特点 半导体存储器(ROM/RAM/FLASH)（概念）*半导体存储器连接应用(时序) IBM-PC系列机MEM的内存组织首先理清思路：寄存器、内存、外存2微机系统结构:存储器与I/O存储器I/O接口输入设备I/O接口数据总线 DB控制总线 CB地址总线 AB输出设备CPU存储器访问：MOV AH, 2000HMOV 2000H, AXEU|BIU3一、存储介质的类别和特点存储器 存储记忆信息（存储体按位(BIT)存放）电路、磁、光: 凹坑(激光反射)内部存储器高速存储外部存储器低速I/O海量低成本容

2、量=字数(存储单元数)字长 =位数(bits) 62C256：256K位（32K8bit），32KB 27C010：1M位（128K8bit），128KB(字节) 27C210：1M位（64K16bit）最大存取时间 访问一次存储器（对指定单元写入或读出）所需要的时间几ns到几百ns27C512-150ns, PC133 SDRAM-7ns4半导体存储器分类根据运行时存取（读写）过程的不同分类半导体存储器 Memory 只读存储器 ROM掩膜ROM可编程ROM（PROM）-OTP-ROM (One-Time PROM)-UV可擦除PROM（EPROM）（整片/块）-电可擦除PROM（E2PRO

3、M）（字节）-快闪ROM（FLASH-ROM）（密度大，功耗低）随机存取存储器RAM双极型RAMMOS型 RAMSRAM（双稳态触发器）DRAM（电容）SDRAMIRAM(EDO,DDR,RAMBUS.)NVRAM+SRAM+BATT5二、随机存取存储器(RAM)随机存取存储器（RAM：Random Access Memory）可以随时从任一指定地址读出/写入数据。其存储单元：静态的（触发器）静态RAM（SRAM）动态的（电容）动态RAM（DRAM）优点：读、写方便，使用灵活；缺点：一旦掉电，存储信息易消失。6静态随机存取存储器（SRAM）特点1个基本存储电路1位二进制数，主要由RS触发器构成

4、，其两个稳态分别表示存储内容为“0”或为“1”电源供电存入的数据才可以保存和读出，掉电原存信息全部丢失所谓“易失性”（volatile)。(相对于非挥发Nonvolatile)1个八位二进制数则八个基本存储电路(字长）1个容量为MN（如64K8bit）的存储器则包含MN个基本存储电路。7地址译码以字节BYTE为单元:8个基本存储电路有规则地排列在一起存储单元每个单元分配一个地址号如何区分？地址译码器：接受CPU送来的地址信号并对它进行译码，选择与此地址码相对应的存储单元，以便对该单元进行读写操作。译码(Decode)将每个代码翻译成一个特定输出信号编码(encode)若干0,1(按一定规律)排

5、在一起,编程不同代码64K8bit单元数8 A0A1An-1(0.00)(0.01)(1.11) =Decoder=(=Encoder=)2n个输出状态译码输出线2nn个编码信号单译码单译码 适用于小容量存储器。地址译码9 Y0Y1 Yn/2-1访问2n个存储单元译码输出线只有2n/2+2n/2根n个编码信号双译码双译码 将地址译码器分成行译码器(又叫X译码器)和列译码器(又叫Y译码器)。或称复合译码结构。实际(大容量)地址译码X0X1 Xn/2-1行译码列译码2n/22n/210双译码 将地址译码器分成行译码器(又叫X译码器)和列译码器(又叫Y译码器)。或称复合译码结构。实际(大容量)地址译

6、码例：存储器能访问27*29=128*512=65536个不同单元地址译码输出线只有128+512=640根65536双译码111个基本存储电路每个基本的存储单元由六个MOS管构成 T1-T4管组成一个双稳态电路，1/0两个稳态 T1管的截止/导通状态；A点的电压高低分别表示存储内容为“1”或为“0”12RAM 6管单元存储电路(双选)写入操作：如要写入“1”，则I/O线为高电平，使A=“1”，B=“0”，强迫T2管导通，Tl管截止，相当于把输入电荷存储于Tl的栅级。当输入信号及地址选择信号消失之后，T5、T6、T7、T8都截止。由于存储单元有电源及负载管，可以不断地向T1栅极补充电荷，只要不

7、掉电，就能保持写入的信息“1”，而不用刷新。13RAM 6管单元存储电路(双选)读出操作：只要某一单元地址被选中，相应的T5、T6、T7、T8均导通，A点与B点分别通过T5、T6管与D及/D相通，又进一步通过T7、T8管与I/O及线I/O相通，即将单元的状态传送到I/O及I/O线上。电荷不会丢失读出过程是非破坏性的 14RAM存储器芯片举例HM6116: 16K位=2K*8bitsX:7/Y:4(A0-A3) 211HM6264参数:8K*8bits213单元8位15存储器读：/CS1=0 CS2=1/OE=0/WE=1存储器写： /CS1=0CS2=1/WE=0RAM存储器芯片举例164KB

8、存储器内部结构:行X列Y双译码17三、处理器系统与存储器典型连接地址译码器 对外部地址信号译码，用以选择要访问的单元。n个地址信号译码max2n个输出状态。 A0-12213，片内译码 I/O0-7 8位，数据 I/O电路：存储器 (处理器-读写器) WE（WR）、OE（RD）、 CE或 CS（CS）片选译码/CSA13,A14,A19SRAM芯片外围电路组成关键：三态输出/写入锁存 处理器读写时序 -配合- 存储器读写时序6264为例18处理器系统与存储器典型连接 6264(例)D0D7A0A12WEOE1CS11CS2A0A12MEMWMEMR译码电路高位地址信号D0D7 MPU系统Mem

9、ory芯片2CS119存储器角度: 读时序图/WE为高电平 有效数据指定地址tAA读取时间MOV AH, 2000H20 6264(例)D0D7A0A12WEOE1CS11CS2A0A12MEMWMEMR译码电路高位地址信号D0D7 MPU系统Memory芯片2CS1MOV AH, 1FFFH地址数据EU|BIU01FFFH设DS=A000H,物理地址DS*16+偏=A1FFFH1010 000B21理解汇编指令AH ALBH BLCH CLDH DLSPBPDISI通 用 寄 存 器AXBXCXDXALU数据总线（16位）运算寄存器ALU标志寄存器EU 控制系统执行单元EUCSDSSSESI

10、P内部暂存器1 2 3 4 5 6数据总线8088:8位8086:16位总线控制逻辑地址总线20位指令队列80888086Q总线（8位）指令指针段寄存器外部总线总线接口单元BIU区别于 MOV BX, AXCPU内部MOV AH, 1FFFH22存储器角度: 写时序图 有效数据 指定地址MOV 2000H, AX23 6264(例)D0D7A0A12WEOE1CS11CS2A0A12MEMWMEMR译码电路高位地址信号D0D7 MPU系统Memory芯片2CS1MOV 2000H, AX地址数据EU|BIU248086处理器角度: 存储器写时序例T1：输出地址；T2：总线转向；T3:存储器访问

11、；T4:结束例:MOV 2000H, AX总线操作信号锁存!25四、动态存储器DRAM原理：利用电容C存放信息0/1。为保持C中信息（电荷），故需周期性地不断充电，这一过程称为刷新。刷新周期通常为2ms-8ms。集成度高（代价：特殊动态（不断）刷新电路）不同于SRAM单元:R-S触发器构成26单管动态存储电路选中（读/写）:行=列=1时存储刷新：逐行进行（先行选中，刷新放大器重写C，再列选中，读取）(单元线)(数据线)存储单元 示意图27动态存储器DRAM集成电路例P193 i2164A： 64K*1bit 8片构成64KB64K个单元16位地址线 行列分时复用A0-A7，只需8根地址线行(/

12、RAS)*列（/CAS)双1/2译码结构 (！无/OE)?GM72V28441 8个 4M*4bit 存储体（banks) GM72V56441 4段16M*4 SDRAMPD424256: 256K*4bit28A0A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址 ：行地址选通信号输入引脚 ：列地址选通信号输入引脚 ：写允许控制信号输入引脚DIN：数据输入引脚DOUT：数据输出引脚；i2164A29DRAM地址锁存为了保证行地址的可靠锁存，要求行地址要先于/RAS信号有效，并且必须在/RAS有效后再维持一段时间。为了保证列地址的可靠锁存，列地址也应领先于列地址锁存信号/CAS

13、有效，且列地址也必须在/CAS有效后再保持一段时间。30高速RAM访问方式 (改善读写方式为主)SDRAM (Synchronous DRAM，同步时钟的DRAM)CPU与RAM通过一相同的时钟锁在一起，同步工作;采用双存储体结构，内含两个交错的存储阵列，读写一个时下一个准备就绪（紧密切换，成倍提高效率）。SDRAM：时钟频率，PC100，PC133DDR (Dual Date Rate)、DDR2、DDR3：数据读写速率，DDR3-800和DDR3-1600，MHzRDRAM（Rambus接口技术）总线式动态随机存储器 五、高集成DRAM（RAM Modules）31六、只读存储器（ROM）

14、固定程序/数据（表格等）-非易失性1. 掩膜ROM（Read Only Memory）2. PROM（Programmable ROM） OTP3. EPROM Erasable Programmable UVEPROM（简称EPROM）; EEPROM（Electrically Erasable Programmable ROM，简称EEPROM）; FLASH闪存32典型EPROM芯片Intel 27512编程电压Vpp 12.5V (14.0VMax)33EEPROM与FLASH ROM低容量2816/2817(21V, 9-70ms）10,000次中: 2864A: 8K*8B，5V擦

15、除，2ms.高: 28010: 128K*8BVcc、Vpp写入电压字节为单位擦写类型：并行EEPROM、串行EEPROM快闪存储器（FLASH memory）-单一供电、重复编程、密度高、大容量、成本低NOR、NAND技术发展趋势：低功耗、体积纤细小巧、低成本34FRAM铁电存储器利用铁电晶体的铁电效应实现数据存储保持数据不需要电压，也不需要像DRAM一样周期性刷新能够同普通ROM存储器一样使用，具有非易失性的存储特性 速度快，能够像RAM一样操作，读写功耗极低，不存在如E2PROM的最大写入次数的问题。 35七、存储器连接与扩充*注意:一、类型选择 RAM/ROM 、带载能力、功耗二、容量

16、 计算，组合；片内A0Ax，片选三、存取时间与时序配合 速度（R/W）四、MEM组织、分配 字长8/16/32/64; 字节基本，如何扩展连接: 指令存储器访问, 存储器操作数?361.CPU与存储器的时序配合 存储芯片读取时间应小于CPU从发出地址到要求数据稳定的时间间隔。上例：不能使用2114-2，可选用比它快的芯片，或设计额外电路。372.处理器系统与存储器连接 6264(例)D0D7A0A12WEOECS1CS2A0A12MEMWMEMR译码电路高位地址信号D0D7 MPU系统Memory38存储器典型连接6264（R/W）例62256：32K (A0-A14)6264：8K (A0A

17、12) CPU有20位地址线两级译码：片内单元寻址：A0AX（需要地址锁存, CPU发出ALE）片选CS的产生：AX+1A19 (全译码/部分译码/线译码)39 3.地址两级译码四片6264（8K*8）组成32K*8 （32KB） 存储器 8KB(2)CS 8KB(1)CS 8KB(4)CS 2-4译码器A0A12A13A14Y0Y1Y340片选译码的逻辑电路片选/CS的逻辑电路产生：译码器74LS138：8选13-8译码74LS139：双4选12-4译码74LS688：8位相等比较器（输出A=B的非信号）GAL芯片41典型译码电路74LS138000001010011100101110111

18、4274LS1384374LS13944比较器74LS688PLD(可编程逻辑器件)： 通用逻辑阵列：GAL16V8、GAL20V8直接逻辑计算其它译码器454.三种译码方式(1)全译码法 片内寻址未用的全部高位地址线都参加译码，译码输出作为片选信号。全译码的优点是每个芯片的地址范围是唯一确定，而且各片之间是连续的。缺点是译码电路比较复杂。46全(局)译码MEMWMEMR47全(局)译码A19-A130000 0000000 0010000 0100000 011 A12-A0 0 0000 0000 0000 1 1111 1111 1111 0#的CS1范围:0000001FFFH1#的C

19、S1范围:0200003FFFH2#的CS1范围:0400005FFFH3#的CS1范围:0600007FFFH48全(局)译码每个芯片的地址范围唯一确定，且各片之间是连续的49三种译码方式(2)部分译码 用片内寻址外的高位地址的一部分译码产生片选信号。部分译码较全译码简单，但存在地址重叠区。地址重叠：一个单元有多个地址50部分(局部）译码A19-A130 x00 0000 x00 0010 x00 0100 x00 011A18不参加译码A12-A0 0 0000 0000 0000 1 1111 1111 11110#的CS1: 0000001FFFH重叠: 4000041FFFH51部分

20、(局部）译码高位只用A14和A13来产生译码，A19-A15不参与译码，即无论A19-A15取值，只要A14=A13=0就选中0#52三种译码方式(3)线选法 高位地址线不经过译码，直接（或经反相器）分别接各存储器芯片的片选端来区别各芯片的地址。(软件上必须保证这些片选线每次寻址时只能有一位有效)无需专门译码电路 不仅会造成地址重叠，且各芯片地址不连续。53线选法译码 A13=1 选中(1) 0010000000000000-0011111111111111 A14=1 选中(2) 0100000000000000-0101111111111111（1）8KBCS（2）8KBCS（3）8KBC

21、S（3）8KBCS1111A13A14A16A15A0A12线选结构示意图0200003FFFH0400005FFFH541. 给定芯片容量和规格，在规定的地址范围（地址总线信号AB）,设计出正确的译码电路；2. 给定电路原理图，读懂电路原理，写出芯片译码信号（地址范围）关键：根据容量确定片内译码所需地址线（A0-Ax);根据高位地址写出译码电路的逻辑关系或列表： 6116 (2K) : A0A10; 要求A0000A07FFH存储器连接要求地址： 1010 0000 0 000 0000 0000 A0000H 或 A0800H 到 1010 0000 0 111 1111 1111 A07

22、FFH 或 A0FFFH?其他重要问题时序配合:参考技术手册55存储器连接举例(P214):读图8输入与非门1010 00001111 1111译码器低电平有效总线收发器 56存储器连接读图/设计6116: (2K*8bit) 地址线A0A10，内部寻址211个单元 A11A10 A0地址： 1010 0000 X000 0000 0000 1010 0000 X111 1111 1111A0000A07FFH（地址重叠区：A0800A0FFFH：原因A11未参加译码）。 571. 给定芯片容量和规格，在规定的地址范围（地址总线信号AB）,设计出正确的译码电路；2. 给定电路原理图，读懂电路原

23、理，写出芯片译码信号（地址范围）关键：根据容量确定片内译码所需地址线（A0-Ax);根据高位地址写出译码电路的逻辑关系或列表： 6116 (2K) : A0A10; 要求A0000A07FFH存储器连接要求地址： 1010 0000 0 000 0000 0000 A0000H 或 A0800H 到 1010 0000 0 111 1111 1111 A07FFH 或 A0FFFH?其他重要问题时序配合:参考技术手册58192KB 八、IBM PC/XT中的存储器分配 含0000:003FFH中断矢量0F0000H0FFFFFH 64KB系统ROM(BASIC解释程序，BIOS, 等冷热启动、

24、自检、I/O驱动、DOS引导)单色 4K= B0000B0FFFH，彩色16K：B8000BBFFFH控制ROM显卡C0000C7FFFH硬盘C80000CBFFFH加载程序/数据用户扩展区E0000EFFFFH59九、高级微机系统：存储器的管理 多级存储器（高速缓存Cache)CPU和内存之间时刻进行大量数据传输，有一些需要多次访问的数据没必要放在内存中（慢）而是放在cache中（快）当CPU进行第一次访问时，也把数据存到高速缓存区。之后，当CPU再次访问这一区域时，CPU就可以直接访问高速缓存区，而不需要再去访问低速主存储器。MPU:片内一级Cache16KB板上二级Cache60高级微机系统：存储器的管理 1实地