第3章-存储系统(2)课件

1、第三章 存储系统(2)1第三章 存储系统(2)4. DRAM的刷新动态MOS存储器采用“读出”方式进行刷新。在读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。刷新过程：通常，在再生过程中只改变行选择线地址，每次再生一行。依次对存储器的每一行进行读出，就可完成对整个DRAM的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。一般为2ms，4ms或8ms。2第三章 存储系统(2)常用的刷新方式有三种：集中式、分散式、异步式(1)、集中式刷新方式集中式刷新方式的时间分配如图 (a)所示。3第三章 存储系统(2

2、)在整个刷新间隔内，前一段时间重复进行读写周期或维持周期(在维持周期内，不进行读写，存储单元保持原有存储内容)，等到需要进行刷新操作时，便暂停读写周期或维持周期，而逐行进行刷新。例如：对128128矩阵存储器进行刷新时，刷新的时间相当于128个读周期。在这种情况下，假如读写周期为0.5s，刷新周期为2ms，那么总共有4000个周期。其中3872个周期(共1936s)用来读写或维持信息；当第3781个周期结束，便开始进行64s的刷新操作。由于在这64s时间内不能进行读写操作，故称其为死时间。采用这种方式的整个存储器的平均读写周期，与单个存储器片的读写工作所需的周期相差不多，所以这种刷新方式较适用

3、于高速存储器。4第三章 存储系统(2)(2)、分散式刷新方式分散式刷新方式的时间分配如图 (b)所示。5第三章 存储系统(2)其中：把一个存储系统周期tC分为两半：周期前半段时间tM：用来读写操作或维持信息周期后半段时间tR：作为刷新操作时间。还如上例：每经过128个系统周期时间，整个存储器便全部刷新一遍。假如存储器片的读写周期为0.5s，则存储器系统周期为1s。由此可见，整个系统的速度降低了。在这种情况下，只需128s就可将全部存储单元刷新一遍，这比允许的间隔2ms要短得多。且，在分散式刷新方式下，不存在有停止读写操作的死时间。6第三章 存储系统(2)(3)、异步式刷新方式异步式刷新方式的时

4、间分配如图 (c)所示。7第三章 存储系统(2)异步式刷新方式是前两种方式的结合例如2ms内分散地把128行刷新一遍：2000s12815.5s，即每隔15.5s刷新一行。标准的刷新操作通常有两种：只用NOT(RAS)信号的刷新：在这种刷新操作中，基本上只用NOT(RAS)信号来控制刷新，NOT(CAS)信号不动作。这种方法消耗的电流小，但是需要外部刷新地址计数器。8第三章 存储系统(2) NOT(CAS)在NOT(RAS)之前的刷新：如图所示。在这种刷新操作中利用NOT(CAS)信号比NOT(RAS)信号提前动作来实现刷新。这是因为在DRAM器件内部具有刷新地址计数器，每一个刷新周期自动将这

5、个地址计数器加1，故不需要外加的刷新地址计数器。目前256K位以上的DRAM片子通常都具有这种刷新功能。9第三章 存储系统(2)例 说明1M1位DRAM片子的刷新方法，刷新周期定为8ms。解：如果选择一个行地址进行刷新，刷新地址为A0A8，因此这一行上的2048个存储元同时进行刷新，即在8ms内进行512个周期的刷新。按照这个周期数，51220481 048 567，即对1M位的存储元全部进行刷新。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式。或按8ms51215.5s刷新一次的异步刷新方式。10第三章 存储系统(2)5存储器控制电路DRAM存储器的刷新需要有硬件电路的支持。包

6、括：刷新计数器、刷新访存裁决、刷新控制逻辑等。这些控制线路可以集中在一个半导体芯片上，形成DRAM控制器。是CPU和DRAM片子之间的接口电路，即：将CPU的信号变换成适合DRAM片子的信号。借助DRAM控制器，可把DRAM看做像SRAM一样使用，为系统设计带来很大方便。11第三章 存储系统(2)下图为DRAM控制器的逻辑结构框图：12第三章 存储系统(2)13第三章 存储系统(2)DRAM控制器由如下部分组成：(1)地址多路开关：由多路开关进行选择，向DRAM片子分时送出行地址和列地址，且在刷新时提供刷新地址。(2)刷新定时器：例如：1M位DRAM片子，要求8ms内刷新512次，即提供512

7、个刷新地址。定时电路用来提供刷新请求。(3)刷新地址计数器：只用NOT(RAS)信号的刷新操作，需要提供刷新地址计数器。对于1M位的DRAM片子，需要512个地址，故要求刷新地址计数器9位（29）。目前256K位以上的DRAM片子多数在内部具有刷新地址计数器，可采用NOT(CAS)在NOT(RAS)之前的刷新方式。此时DRAM控制器中的刷新地址计数器就无必要。GO14第三章 存储系统(2)(4)仲裁电路：由仲裁电路对：来自CPU的访问存储器的请求来自刷新定时器的刷新请求的优先权进行裁定。(5)定时发生器：提供：行地址选通信号NOT(RAS)列地址选通信号NOT(CAS)写信号NOT(WE)满足

8、存储器进行访问和对DRAM片子进行刷新的要求。GO15第三章 存储系统(2)323 主存储器组成实例以DRAM控制器W4006AF为例，说明80386中主存储器的构成方法。下图示出了80386主存储器的逻辑结构图。(1)W4006AF的外特性W4006AF控制器具有如下功能：可以控制两个存储体交叉访问(交叉访问在第34节讨论)；可以对256KB16MB的DRAM片子进行访问；最多可控制128个DRAM片子；采用NOT(CAS)在NOT(RAS)之前的刷新方式。GO16第三章 存储系统(2)W4006AF通过和CPU的信号直接连接，可在内部自动产生控制DRAM片子的定时信号。刷新的定时信号是由W

9、4006AF内部的计数器产生的，按一定的周期来进行刷新(每16s进行一次刷新操作)。片子内部还要对CPU的访问和DRAM的刷新进行仲裁。17第三章 存储系统(2)下面对W4006AF引脚的有关信号功能进行说明:A2A31：CPU发出的地址线信号，A0，A1与字节使能信号BE0BE3配合，可产生32位地址线。C22C31：W4006AF的地址指定信号，将其与W4006AF内部的A2A31相比较，如果一致则进入工作状态。M16，M4：指定被控制的DRAM片子的地址大小。当M16M400，01，10，11时，指定的地址分别为1M，4M，16M，256K。CK32，CK16：指定W4006AF工作时钟

10、信号的频率，当CK32CK1600，01时，分别为32MHz，40MHz。GO18第三章 存储系统(2)WAIT：对同一个存储体连续进行访问，用此信号指定等待的时间。当WAIT0时，指定1个等待时间；WAIT1时，指定2个等待时间。WR0，WR1：对存储器的写允许信号。RAS0RAS3：对存储器的行选通信号。CAS0CAS15：对存储器的列选通信号。 MA01MAB1和MA02MAB2(各11个)：对存储器的地址信号。GO19第三章 存储系统(2)NOT(BE0)NOT(BE3)：CPU发出的字节使能信号，用这些信号选择CAS信号和数据字节。其中：NOT(BE3)选择CAS3，CAS7，CAS

11、11，CAS15和D31D24；NOT(BE2)选择CAS2，CAS6，CAS10，CAS14和D23D16；NOT(BE1)选择CAS1，CAS5，CAS9，CAS13和D15D8；NOT(BE0)选择CAS0，CAS4，CAS8，CAS12和D7D0。GO20第三章 存储系统(2)(2)主存储器组成图下中右半部所示为80386主存储器的基本构成。在用W4006AF控制器构成存储器时，几乎不需要外加电路，直接把W4006AF同CPU和DRAM双方进行连接即可。在这个电路中，有4个存储模块，每个存储模块的存储容量为1M32位。RAS0RAS3分别与每个存储模块相对应，而CAS0CAS15分别对

12、于应存储模块的每个字节。MA01MAB1对应于RAS0和RAS2指向的存储模块，MA02一MAB2对应于RAS1和RAS3指向的存储模块。 由于W4006AF控制器的M16，M4指定DRAM片子的地址空间大小，当M16M4=10时，所指定的DRAM芯片地址空间为16M，因此，只要扩充DRAM芯片数量或更换存储容量更大的DRAM芯片，就可将主存容量进行扩充。GO21第三章 存储系统(2)22第三章 存储系统(2)324 高性能的主存储器1EDRAM芯片EDRAM芯片又称增强型DRAM芯片，它是在DRAM芯片上集成了一个SRAM实现的小容量高速缓冲存储器(cache)，从而使DRAM芯片的性能得到

13、显著改进。下图示出了1M4位EDRAM芯片的结构框图。其中：SRAM芯片为5124位。23第三章 存储系统(2)工作原理:访问1M4位的EDRAM芯片需要20位内存地址。但芯片的实际地址引脚线只有11位，为此20位地划需要分时送入内部。首先在行选通信号作用下，内存地址的高11位以A0A10地址线输入，作为行地址分别保存在行地址锁存器和最后读出行地址锁存器中。在DRAM阵列的2048行中，此地址指定行的全部数据5124位，且被读取到SRAM中暂存。然后，在列选通信号作用下，内存地址的低9位又经A0A10地址线输入，保存到列地址锁存器。当读命令信号有效时，512个4位组的SRAM中某一4位组被这个

14、列地址选中，经数据线D0D4从芯片输出。下一次读取时，输入的行地址立即与最后读出行锁存器的内容进行11位比较。若比较相符则SRAM命中，由输入的列地址从SRAM选择某一位组送出即可。若比较不相符，则需要驱动DRAM阵列，更新SRAM和最后读出行地址锁存器的内容，并送出指定的4位组。可见，以SRAM保存一行内容的办法，对成块传送非常有利。如果连续的地址高11位相同，意味着属于同一行地址，那么连续变动的9位列地址就会使SRAM中相应位组连续读出，这称为猝发式读取。24第三章 存储系统(2)EDRAM结构带来的另外两个优点：在SRAM读出期间可同时对DRAM阵列进行刷新，芯片内的数据输出路径(由SR

15、AM到IO)与数据输入路径(由IO到列写选择和读出放大器)是分开的，允许在写操作完成的同时来启动同一行的读操作。25第三章 存储系统(2)2EDRAM内存条一片EDRAM的容量为1M4位，8片这样的芯片可组成1M32位(4MB)的存储模块，其组成如图所示。26第三章 存储系统(2)27第三章 存储系统(2)其中：8个芯片共用片选信号Sel、行选通信号RAS、刷新信号Ref和地址输入信号A0A10。两片EDRAM芯片的列选通信号CAS连在一起，形成一个1M8位(1MB)的片组。再由4个片组组成一个1M32(4MB)的存储模块。4个片组的列选通信号CAS3CAS0分别与CPU送出的4个字节允许信号

16、BE3一BE0相对应，以允许存取8位的字节或16位的字。当进行32位存取时，BE3BE0全有效，此时认为存储地址的A1A0位为00(CPU没有A1，A0输出引脚)，也即存储地址A23A2为4的整倍数。其中最高2位A23A22用作模块选择，它们的译码输出分别驱动4个模块的片选信号Sel。若配置4个这样的4MB模块，存储器容量可达16MB。GO28第三章 存储系统(2)当某模块被选中，此模块的8个EDRAM芯片同时动作，8个4位数据端口D3D0同时与32位数据总线交换数据，完成一次32位字的存取。此存储字的模块内地址是存储地址中的A21A2位，这20位地址分成11位的行地址和9位的列地址，分别在R

17、AS，CAS信号有效时同时输入到8个芯片的地址引脚端。上述存储模块本身具有高速成块存取能力。如果模块的连续地址是高13位保持不变(同一行)，那么只是第一个存储字需一个完整的存取周期(例如6个总线时钟周期)，而后续存储字的存取，因其内容已在SRAM中，故存取周期大为缩短(例如2个总线时钟周期)。这样，读取4个32位的字，只使用6222个总线时钟周期。同样，存储器写入过程也有相似的速度。GO29第三章 存储系统(2)这种模块内存储字完全顺序排放，以猝发式存取来完成高速成块存取的方式，在当代微型机中获得了广泛应用。例如，奔腾PC机将这种由若干个DRAM芯片组成的模块做成小电路插件板形式，称为内存条，而在PC主板上有相应的插座，以便扩充存储容量和更换模块。30第三章 存储系统(2)3主存物理地址的存储空间分布以奔腾PC机主存为例，说明主存物理地址的存储空间概念。奔腾CPU的数据总线宽度为64位，地址总线宽度为32位。实际的地址引脚是A35A3和8个