数字集成电路英文课件：Chapter 5 Static MOS Gate Circuits

1、Chapter 5: Static MOS Gate CircuitsDigital Integrated CircuitsFaculty of Materials and Energy, GDUT2内容简介及基础知识CMOS门电路复杂CMOS门电路异或门和同或门、多路选择器触发器和锁存器D触发器和D锁存器CMOS门电路的功耗、功耗与延迟的折中Digital Integrated CircuitsFaculty of Materials and Energy, GDUT35.1 简介及基础知识-1本章介绍组合与时序CMOS静态逻辑门的设计组合逻辑电路：NAND、NOR、XOR和多路选择器的电路

2、的设计，研究其电压传输特性、晶体管尺寸确定、延时和功耗等时序逻辑电路：具有存储信息的能力，输出既是输入值的函数又是输出值的函数，在输入和输出之间有正反馈回路。包括SR锁存器、JK触发器、D触发器和D锁存器等，分析其基本原理、局限和约束。研究功耗与延时之间关系，提出功耗-延时积与能量-延时积两个参数Digital Integrated CircuitsFaculty of Materials and Energy, GDUT45.2 CMOS门电路-1 NOR与NAND电路CMOS电路：NOR和NAND电路两个串联的NMOS执行逻辑与，两个并联的NMOS执行逻辑或2输入或非门：要求A或B一个为高

3、输入，输出为低，下拉器件并联；输入都为低时，产生高输出，要求PMOS串联在输出与VDD之间2输入与非门：要求A与B都为高输入，输出为低，下拉器件串联；只要一个输入为低，输出为高，PMOS并联Digital Integrated CircuitsFaculty of Materials and Energy, GDUT55.2 CMOS门电路-2 基本CMOS门的尺寸确定-1确定晶体管的尺寸就是确定晶体管的沟道宽度器件尺寸决定着上升和下降传输延迟为获得近似相等的上升和下降延迟，在CMOS反相器中，PMOS的器件尺寸约为NMOS器件尺寸的两倍。PMOS器件的导通电阻约是NMOS器件的两倍电子迁移率

4、约为空穴迁移率的两倍Digital Integrated CircuitsFaculty of Materials and Energy, GDUT65.2 CMOS门电路-3 与非门的尺寸确定-2与非门中晶体管尺寸的确定是获得与反相器相同的延时PMOS器件是并联的，最坏情况是一个导通，一个截止，因而器件尺寸为2W；两个上拉器件都导通是最好情况NMOS器件是串联的，若尺寸与反相器相同，则导通电阻约为单个晶体管的2倍；若想将单管电阻减少一倍，则器件宽度需增加一倍为2W与非门中4个器件的尺寸均为2WDigital Integrated CircuitsFaculty of Materials an

5、d Energy, GDUT75.2 CMOS门电路-4 或非门的尺寸确定在或非门中，PMOS器件是串联的，NMOS器件是并联的考虑最坏情况，为与反相器中下拉网络延迟相匹配，NMOS器件尺寸均为WPMOS器件是串联的，其尺寸必须变为反相器中尺寸的两倍，使得器件电阻减小为原来的一半，上拉网络中两个串联器件都是4WDigital Integrated CircuitsFaculty of Materials and Energy, GDUT85.2 CMOS门电路-5 伪NMOS反相器的尺寸确定伪NMOS反相器中，上拉器件尺寸为WP，下拉器件尺寸为WN，WN/WP的比率取决于希望得到的VOL。Di

6、gital Integrated CircuitsFaculty of Materials and Energy, GDUT95.2 CMOS门电路-6 伪NMOS与非门和或非门的尺寸考虑最坏情况，伪NMOS与非门中NMOS尺寸均为3WN，或非门中NMOS尺寸均为WNDigital Integrated CircuitsFaculty of Materials and Energy, GDUT105.2 CMOS门电路-7 等效器件若NMOS 3个器件串联，则可以合并为一个超大的器件，尺寸为3WN/3LN，等效于WN/LN，与伪NMOS反相器的下拉器件尺寸相同，确定伪NMOS门的尺寸是为了获得

7、VOL和时序。由于导通电阻串联，导通电阻与沟道宽度成反比，因而确定等效宽度时，相当于将W值像并联电阻一样结合，很少有5输入门电路，因为电阻和版图面积都很大Digital Integrated CircuitsFaculty of Materials and Energy, GDUT115.2 CMOS门电路-8 扇入和扇出研究-1对大于3-4输入的门，电阻会太高或者面积会太大；且由于每个晶体管都存在电阻和自举电容，电路延时很大可采用摩根定律和伪NMOS或非门来代替与门，摩根定律为：8输入与门可进行转化，输入需接反相器Digital Integrated CircuitsFaculty of M

8、aterials and Energy, GDUT125.2 CMOS门电路-9 扇入和扇出研究-2采用摩根定律和伪NMOS或非门代替CMOS与门，节省了面积，但消耗了静态功耗，并呈现出更大的tPLH（伪NMOS的PMOS尺寸为WP，CMOS与门中PMOS尺寸为2W）相比于CMOS与非门，面积大大减小，只有一个上拉器件，下拉器件尺寸也小很多，tPHL明显降低Digital Integrated CircuitsFaculty of Materials and Energy, GDUT135.2 CMOS门电路-10 扇入和扇出研究-3实现高输入门的另一种选择是构造一个多级逻辑电路来实现与功能采

9、用4输入与非门-反相器-两输入与非门-反相器结构Digital Integrated CircuitsFaculty of Materials and Energy, GDUT145.2 CMOS门电路-11 扇入和扇出研究-4采用2输入与非门- 2输入或非门- 2输入与非门-反相器结构Digital Integrated CircuitsFaculty of Materials and Energy, GDUT155.2 CMOS门电路-12 扇入和扇出研究-5逻辑门的扇出指所驱动的相同逻辑门的数量右图为4扇出反相器门所驱动的总电容/门的输入电容，为扇出比为驱动不同负载，需设计不同尺寸的元件

10、，沟道宽度的选择就是基于扇出比Digital Integrated CircuitsFaculty of Materials and Energy, GDUT165.2 CMOS门电路-13 CMOS门的电压传输特性-1两输入与非门中，输入A为高，B从低向高转换时，门可以等效为2W的上拉器件和2W的下拉器件的反相器，相比于CMOS反相器，输出电压随输入电压变化更快，VTC曲线向左偏移。输入同时转换时，上拉器件为4W，下拉器件为W，相比于CMOS反相器，输出电压随输入电压变化更慢，VTC曲线向右偏移。Digital Integrated CircuitsFaculty of Materials

11、and Energy, GDUT175.2 CMOS门电路-14 CMOS门的电压传输特性-2两输入或非门中，输入A为低，B从低向高转换时，门可以等效为4W的上拉器件和W的下拉器件的反相器，相比于CMOS反相器，输出电压随输入电压变化更慢，VTC曲线向右偏移。输入同时转换时，上拉器件为2W，下拉器件为2W，相比于CMOS反相器，输出电压随输入电压变化更快，VTC曲线向左偏移。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT185.3 复杂CMOS门电路-1通用CMOS复杂门电路的表示方法：Digital Integ

12、rated CircuitsFaculty of Materials and Energy, GDUT195.3 复杂CMOS门电路-2通用CMOS复杂门电路的表示方法：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT205.4 异或门与同或门-1Digital Integrated CircuitsFaculty of Materials and Energy, GDUT215.4 异或门与同或门-2Digital Integrated CircuitsFaculty of Materials and Energ

13、y, GDUT225.5 多路选择器电路Digital Integrated CircuitsFaculty of Materials and Energy, GDUT235.6 触发器和寄存器-1 概论组合逻辑电路：输出直接与输入的某种逻辑组合有关，电路中没有反馈回路，输出是输入的逻辑组合时序逻辑电路：输出不仅取决于输入，同时取决于前一个输出。时序电路有意将一个或多个输出节点连回到输入端，用以引起正反馈或者再生锁存器：使能信号发生作用时，锁存器将输入值传输到输出触发器：只在时钟的上升沿或者下降沿，将输入值传送到输出Digital Integrated CircuitsFaculty of M

14、aterials and Energy, GDUT245.6 触发器和寄存器-2 双稳态电路-1左图为两个交叉耦合的逻辑反相器，电路可能有3个工作点：A、B、CA点，Vin低电平使输出Vout为高电平，经过反相器2，又使Vin为低电平B点，Vin高电平使输出Vout为低电平，经过反相器2，又使Vin为高电平C点斜率较大，反相器1、2均导通，电路中Vin的任何一个小波动，均沿电路回路放大并再生，从而使工作点向两个稳定点之一移动。当Vin大于Vout时，工作点稳定在B；当Vin小于Vout时，工作点稳定在A。Digital Integrated CircuitsFaculty of Materia

15、ls and Energy, GDUT255.6 触发器和寄存器-3 双稳态电路-2对于双稳态电路，若要改变其状态，可以在Vin处引入一个触发电平脉冲，该电平脉冲的电压振幅需足够大，使电压超过VS。触发脉冲的宽度需要比电路环路的总传输延迟时间稍大一些，逻辑门的平均传输延时为tp=(tPHL+tPLH)/2，双稳态电路为(tPHL+tPLH)，只要输入增大到超过VS并保持2tp，电路就会从一个稳定状态转移到另一个稳定状态；没有触发情况下，持续给电路提供电源，电路将保持在该稳定状态。该电路又称为：触发器。Digital Integrated CircuitsFaculty of Materials

16、 and Energy, GDUT265.6 触发器和寄存器-4 SR锁存器-1SR (Set-reset)锁存器是构成存储器电路的基本形式，可采用或非门构成输入S、R为0时，输出保持原始状态；输入S为0，R为1时，Q为0，进入复位状态；输入S为1，R为0时，Q为1，进入置位状态；输入S、R均为1时，输出Q和Q反均为0，该状态不允许。SRQQVDDVDDQQRSS R Q初态 Q新状态0 0 保持原始状态0 1 0/1 01 0 0/1 11 1 不允许工作在该状态Digital Integrated CircuitsFaculty of Materials and Energy, GDUT2

17、75.6 触发器和寄存器-5 SR锁存器-2用或非门设计的SR锁存器中，从S到Q的延时为两个或非门的延时，从S到Q反的延迟为一个或非门的延时；从R到Q的延时为一个或非门的延时，从R到Q反的延迟为两个或非门的延时SRQQVDDVDDQQRSDigital Integrated CircuitsFaculty of Materials and Energy, GDUT285.6 触发器和寄存器-6 SR锁存器-3SR (Set-reset)锁存器是构成存储器电路的基本形式，可采用与非门构成输入S、R为1时，输出保持原始状态；输入S为1，R为0时，Q为0，进入复位状态；输入S为0，R为1时，Q为1，

18、进入置位状态；输入S、R均为0时，输出Q和Q反均为1，该状态不允许。S R Q初态 Q新状态1 1 保持原始状态1 0 0/1 00 1 0/1 10 0 不允许工作在该状态SRQQQQRSVDDDigital Integrated CircuitsFaculty of Materials and Energy, GDUT295.6 触发器和寄存器-7 JK触发器-1JK触发器可以消除SR触发器中当S和R同时有效时在输出端产生的不确定状态。输入J和K为同步输入端，J为时钟置位输入端，K为时钟复位输入端，CLK为时钟输入线右图由与非门构成锁存器CK=1, J=0,S=1; CK=1, K=0,

19、R=1= Qn+1=Qn;CK=1, J=0,S=1; CK=1, K=1, R=Q非= Qn+1=0;CK=1, J=1,S=Q; CK=1, K=0, R=1= Qn+1=1;CK=1, J=1,S=Q; CK=1, K=1, R=Q非 = Qn+1=Qn非;Digital Integrated CircuitsFaculty of Materials and Energy, GDUT305.6 触发器和寄存器-8 JK触发器-2在普通JK触发器中，若J和K均为高电平，只要时钟到来，触发器就会翻转；若时钟持续一段很长的时间，则触发器的输出将产生振荡。为消除JK触发器中出现的振荡问题，可采用

20、主从JK触发器，其由两个JK触发器简单级联构成。主触发器由CK驱动，而从触发器由CK非驱动，这样将隔开主、从触发器。若CK很高，J、K的输出状态将进入主触发器；而CK下降，主触发器的输入端不起作用，主触发器的状态保持；而从触发器的与非门输入端开始作用，主触发器的状态将传给从触发器。为正确实现触发器功能，时钟最小宽度必须大于主触发器的传输延迟时间。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT315.6 触发器和寄存器-9 JK触发器-3为克服主从JK触发器中的一次锁存问题，可采用边沿触发的JK触发器CK为高时，进

21、入输入端与非门的信号受控于JK反馈线；而CK变低之前，输入信号不能进入与非门锁存器。CK变低时，输入端的与非门被锁定；触发器的输出将会根据CK变低前的J、K输入端状态变化。时钟沿到来前，JK输入端必须在触发器的建立(Set-up)时间内保持稳定某些触发器要求JK输入端在时钟沿到来后的保持时间内仍需保持稳定符号表示输出端改变在时钟的下降沿Digital Integrated CircuitsFaculty of Materials and Energy, GDUT325.7 D触发器和D锁存器-1D触发器在CMOS数字电路和存储器系统中广泛使用。在时钟信号作用下，Q输出简单跟随D输入，Q非输出与

22、Q输出互补D触发器包括D锁存器和边沿触发器D锁存器可对基于或非门的钟控SR锁存器电路修改形成，将D端输入锁存器的S端，D端翻转后输入锁存器的R端，因而CK为高电平时，输出Q就等于输入的D值，CK为低时，输出保存不变。D触发器包括：CK为高时Q输出跟随D输入变化、CK边沿触发时，数据从D输入端传送到Q输出端Digital Integrated CircuitsFaculty of Materials and Energy, GDUT335.7 D触发器和D锁存器-2D锁存器的门级实现、与或非门实现右下图的Q与Q非的标识是否反了？Digital Integrated CircuitsFaculty

23、 of Materials and Energy, GDUT345.7 D触发器和D锁存器-3D锁存器由In和CLK共同驱动时钟为高时，输出是输入的连续函数：时钟为高时，D锁存器允许输入经过锁存器传输到输出端时钟为低时，D锁存器阻止输入的传输下图中In的小负脉冲因为是在CLK为低时出现，因而传输不到Out端Digital Integrated CircuitsFaculty of Materials and Energy, GDUT355.7 D触发器和D锁存器-4边沿触发器由时钟驱动的两个D锁存器以主从结构的形式实现对于正边沿触发的D触发器，重要的是时钟的上升沿，触发器的最终状态由时钟上升前

24、的D输入决定；只有在时钟上升沿，输出才会发生转换。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT365.7 D触发器和D锁存器-5边沿触发器的时序参数包括：Tsetup：建立时间，时钟到来前输入数据必须稳定的时间Thold：保持时间，时钟到来后，输入数据必须保持稳定的时间TCLK-q: 时钟到输出Q的延迟触发器的时间消耗为Tsetup+ TCLK-q ；设计时必须将以上三个参数减小Digital Integrated CircuitsFaculty of Materials and Energy, GDUT375

25、.7 D触发器和D锁存器-6D锁存器中更加关注的是下降沿，在锁存器中，数据在CLK为1时输入，因而建立、保持时间并不重要TD-q: 输入D到输出Q的延迟设计时更加关注的是如何降低输入到输出的延迟 ，而不是降低建立、保持时间；但若下降沿附近有一个迟来信号，则该信号必须满足建立和保持时间的限制，否则电路失效Digital Integrated CircuitsFaculty of Materials and Energy, GDUT385.8 CMOS门电路的功耗-1 概论功耗会影响电源网格设计、芯片温度、封装和长期稳定性等，已成为重要的设计规范。延迟会影响功耗，将功耗降低，往往需要调整设计中的时

26、序，因而在CMOS数字设计中，功耗和延时之间必须取折中功耗由从电源到地之间流过的电流决定。计算功耗时必须考虑所有从电源到地之间的电流源，再乘以两个电源之间的电压差，ID是从VDD到GND流过的电流功耗包括：动态功耗和静态功耗动态功耗：电容转换产生的功耗、转换期间从VDD到GND流过的短路电流引起的功耗、输出波形中短时脉冲波形干扰引起的功耗静态功耗：泄漏电流以及直流待机电流Digital Integrated CircuitsFaculty of Materials and Energy, GDUT395.8 CMOS门电路的功耗-2 动态（转换）功耗大部分芯片功耗是由逻辑转换中电路对电容的充放

27、电所引起的。转换发生时，电源电流对一部分环路上的输出负载电容充电，并对另一部分环路上的电容放电。电路具有从VDD到GND流过的电流，导致了功耗的产生，转换频率f决定了电路消耗的实际功耗。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT405.8 CMOS门电路的功耗-3 动态（转换）功耗假设反相器的平均转换频率为favg，电压幅度为VDD，则平均充电电流为：功耗为：降低功耗的方法：保持CL很小，减小电压摆幅，降低VDD或者减小转换频率favgDigital Integrated CircuitsFaculty of

28、 Materials and Energy, GDUT415.8 CMOS门电路的功耗-4 动态（转换）功耗反相器的平均转换频率为favg，时钟频率为fclk将从高到低或者从低到高的转换叫做翻转时钟在每个周期都会翻转，而大多数逻辑门并不是每个周期都会翻转操作的平均频率与时钟频率的关系为：功耗为：对于功耗，需要两次转换Digital Integrated CircuitsFaculty of Materials and Energy, GDUT425.8 CMOS门电路的功耗-5 动态（转换）功耗短路电流是转换期间直接从VDD到GND流过的电流某一时期，两个晶体管同时导通；也就是VGS的绝对值大

29、于VT的绝对值= VTNVinVDD+VTP在充放电情况下都有短路电流流过，其时间周期取决于输入的上升下降时间：放电时，电源电流和放电电流全部流过下拉器件；充电时，部分电源电流流过电容器，剩下的部分流到地。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT435.8 CMOS门电路的功耗-6 动态（转换）功耗整个转换过程中都有短路电流流过，将两个转换间隔期的平均短路电流设为ISC,avg，则由于第一项是电容转换引起的功耗，第二项是短路功耗Digital Integrated CircuitsFaculty of Ma

30、terials and Energy, GDUT445.8 CMOS门电路的功耗-7 动态（转换）功耗为降低短路功耗，可将上升、下降时间或者边沿比率尽可能小，以减小短路电流流过的时间达到以上目的，必须增大器件宽长比，电容将增大，总的动态功耗增大必须在前一级门的动态功耗和下一级门的短路功耗之间取折中，使两部分引起的功耗降低到最小。使输入输出的边沿比率陡峭并且大致相等Digital Integrated CircuitsFaculty of Materials and Energy, GDUT455.8 CMOS门电路的功耗-8 动态（转换）功耗动态功耗的最后一个来源是由于门的输入端信号到达时间不

31、同所引起的。若一个给定的输入信号先到达并促使输出转换，而另一个输入信号到达并引起输出转换回最初的值，输出会产生一个短时脉冲波形干扰，引起不必要功耗短时脉冲波形干扰会通过扇出门传输，在后面各级产生无意识转换，进一步增加功耗为减小以上干扰，必须让所有门输入端的信号在同一时刻到达，所以必须考虑路径延迟和门延迟的平衡，选择将短时脉冲波形干扰减小到最小的电路。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT465.8 CMOS门电路的功耗-9 静态（待机）功耗静态功耗包括：亚阈值泄漏、PN结泄漏和输出低状态时的直流电流亚阈电

32、流：由寄生晶体管所引起，基极为衬底，源漏分别为发射极和集电极，电流方程为：为降低亚阈电流，可通过VT控制亚阈电流大小；因而工艺改进，VDD减小，但VT恒定。VT恒定会影响开启电流的大小，在ISub与Ion之间取折中。可调整衬底偏置电压，动态调整阈值电压，但对于高速设计很难可降低VDS调整亚阈电流。增加上拉路径和下拉路径的串联晶体管，该方法叫做源退化可调整温度。减小温度可减小少数载流子数目，以减小亚阈电流。温度减小还可增加多子数目，提高驱动电流Digital Integrated CircuitsFaculty of Materials and Energy, GDUT475.8 CMOS门电路的功耗-10 静态（待机）功耗泄漏电流的另一部分是源漏结的反向电流，占总功耗很少，方程为：A为结面积（底部和侧壁面积），JS为电流密度为减小结面积，可将源、漏面积尽可能减小亚阈电流和PN结电流的总和为泄漏电流：Ileak是基于PMOS和NMOS的平均泄漏电流，这两部分引起的总静态功耗为：Digital Integrated CircuitsFaculty of Materia