《EDA技术应用》电子教案-电子课件-项目六-数字时钟

1、EDA技术应用项目课件项目八 数字时钟的原理图VHDL混合设计 一、项目描述数字时钟是最常用的计时电路。本项目是要在CPLD上设计一个数字时钟要求采用24小时制，可显示时、分、秒，并且具有校时功能，可以对时和分单独调节。1. 项目任务一、项目描述2. 项目目标序号类别目 标一知识掌握数字时钟的原理掌握多位共阳数码管动态扫描显示驱动及编码。掌握层次化设计方法。强化VHDL各语句的综合编程能力。二技能掌握由VHDL程序生成原理图元件的方法掌握复杂时序逻辑电路的层次化设计方法会使用Quartus II软件进行原理图及VHDL混合设计方法三职业素养学生的沟通能力及团队协作精神良好的职业道德质量、成本、

2、安全、环保意识设计的规范性二、项目资讯一般数字时钟包含计数，分计数，时计数，数码管动态扫描，数码管译码等多个模块。能进行时、分、秒走时显示，并且有定时与闹钟功能，能在设定的时间发出闹铃声，能非常方便地对时、分、秒，进行手动调节，以校准时间，在整点是能提供报时信号。三、项目分析1.系统功能分析数字时钟由6 个共阴极的数码管组成时、分、秒的显示。时、分、秒的计数分别由24进制的时计数模块和60进制的分计数及秒计数模块完成。在此基础上加入调时、调分功能。三、项目分析2.硬件电路设计数字时钟电路完全由CPLD内部电路实现，显示电路由外部的6位数码管来完成秒脉冲和扫描脉冲由外部数字时钟源提供，复位及调分

3、、调时分别由外部3个按键输入，输出分别连接到数码管的位选和段码， 三、项目分析3.软件设计思路 与项目7相同，采用自顶向下的设计方法，并采用混合设计方法。秒表分解数字时钟就可以分解成秒计数、分计数、时计数、动态扫描和数码管显示译码五大功能子模块以及一个顶层模块。子模块全部可以采用VHDL语言来设计，其中数码管显示译码模块可以直接采用项目六设计好的程序。顶层模块对功能子模块的连接，采用原理图设计来实现。三、项目分析数字钟模块框图 三、项目分析-秒计数模块三、项目分析-分计数模块三、项目分析-时计数模块三、项目分析-动态扫描模块四、项目实施微机一台（Windows XP系统、安装好Quartus

4、5.0等相关软件）EDA学习开发板一块USB电源线一条ISP下载线一条。硬件平台准备 四、项目实施1. Quartus VHDL设计输入法 (1) 创建工程 在D:alteraQuartus50 exampleclock下建立项目clock，选择EPM240T100C5作为目标器件建立并编辑seccount.vhd、mincount.vhd、count24.vhd、scanselect.vhd、seg7.vhd五个文件。其中seg7.vhd在项目三的项目中已经设计成功，可以直接添加到工程中。（2）建立编辑VHDL设计文件四、项目实施1. Quartus VHDL设计输入法 (3) 各子模块单独

5、编译、仿真 秒模块的仿真结果 分模块的仿真结果 四、项目实施1. Quartus VHDL设计输入法 扫描模块的仿真结果 时模块的仿真结果 四、项目实施1. Quartus VHDL设计输入法 (4) 建立编辑顶层原理图设计文件 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 创建顶层原理图文件clock.bdf，

6、在原理图编辑窗口双击鼠标左键，在弹出的Symbol窗口中的Library栏中，单击Project前面的加号，在展开目录中可以找到刚才通过.vhd文件创建的5个图元。 四、项目实施1. Quartus VHDL设计输入法 编辑完成顶层原理图设计文件 四、项目实施1. Quartus VHDL设计输入法 整个项目全编译，并进行波形仿真四、项目实施1. Quartus VHDL设计输入法 （5）引脚分配 根据设计实体结构和硬件电路要求，对引脚进行引脚分配。资源模块功能引脚PIN备注时钟信号250256KHZ 14跳线J12116HZ 12跳线J13按扭S1100复位S21调时S32调分数码管A67数

7、码管笔段AB61数码管笔段BC55数码管笔段CD57数码管笔段DE58数码管笔段EF66数码管笔段FG54数码管笔段G74LS138A53数码管位选74LS138B52数码管位选74LS138C51数码管位选（6）编程下载 完成全编译，进行器件下载编程。四、项目实施2.硬件电路调试及排故 电路调试：1根据项目需要，接通电源后，观察时钟计数是否符合设计要求。按下清零键，观察清零是否正常。按下调时、调分键，观察调节是否正常。故障分析及排除：1. 时、分、秒显示错位。出现这种情况，只需将138的输入即sel2.0的顺序颠倒即可。2当时钟计数到0时59分59秒时，再来一个脉冲，时跟着秒一起计数，直至秒

8、计到59再次进位。出现这种情况，可判断出分的进位信号持续了1分钟的高电平，可修改程序有关分进位部分。五、项目评价与总结提高 考核点及占项目分值比建议考核方式评价标准优良及格1根据项目要求完成资讯并制订行动方案（15%）教师评价+互评项目方案可实施，计划详细，无缺陷，并有一定创新点 项目中方案可实施，无明显缺陷 项目中方案基本可实施，存在一定缺陷 2详细设计（20%）教师评价+互评数字时钟顶层原理图设计正确，各子模块VHDL程序设计无误。 数字时钟顶层原理图设计正确，各子模块VHDL程序设计基本无误。数字时钟顶层原理图设计正确，各子模块VHDL程序设计有小错误。3操作实施（30%）教师评价+自评

9、能正确使用Quartus II软件综合、编译、仿真并下载程序到学习板，能正确调试电路，达到项目要求。能正确使用QuartusII软件综合、编译、仿真并下载程序到学习板，能正确调试电路，基本完成项目要求。能正确使用QuartusII软件综合、编译、仿真并下载程序到学习板，会调试电路。4项目总结报告（10%）教师评价格式符合标准、内容完整、有详细过程记录和分析，并能提出一些新的建议。格式符合标准、内容完整、有一定过程记录和分析。格式符合标准、内容较完整。5职业素养（25%）教师评价+自评+互评安全、文明工作，具有良好的职业操守，学习积极性高，遵守纪律，虚心好学，具有良好的团队合作精神，热心帮助同学，能用专业语言准确、流利地进行交流安全文明工作，职业操守较好，学习积极性较高，具有良好的团队合作精神，热心帮助同学，能用专业语言准确地进行交流。没出现违纪违规现象，没有厌学现象，能按照规定完成所分配的项目。表达基本清楚、准确。1.项目评价标准 五、项目评价与总结提高2.项目总结 本该设计采用了同步时钟的设计方法来设计，秒、分、时的计数模块均采用秒脉冲作为时钟输入。Quartus II原理图VHDL混合设计的一般步骤为：建立编辑子模块VHDL文件、子模块编译、子模块仿真、子模块生成图元、顶层原理图设计、顶