实验指导6-验证型资料

1、实验六触发器一、实验目的 1.学会正确使用D、 JK集成触发器。2. 掌握基本(jbn)SR锁存器、钟控D触发器、边沿JK、D触发器的工作原理。 3.深刻理解钟控触发器电平触发方式和边沿触发器的边沿触发方式的区别。二、实验器件与设备仪器 1四2输入与非门74LS00 2片 2双D正沿触发器74LS74 1片 3双JK负沿触发器74LS73 1片 4六反相器74LS04 2片 5双4输入与非门74LS20 1片 6数字信号显示仪 7GOS6051示波器 8. TDS4数字系统综合实验平台共十七页芯片(xn pin)引脚图其中NC无用(w yn)的空端子共十七页芯片(xn pin)引脚图特别(tb

2、i)注意：74LS73引脚11是GND，引脚4是VCC共十七页三、时序逻辑电路测试和触发器特性1.时序逻辑电路测试时序逻辑电路测试的目的是验证其状态的转换是否与状态图或时序图相符合。可用电平显示灯、数码管、示波器或数字信号显示仪等观察输出状态的变化。常用的测试方法有两种：静态(jngti)测试（又称单拍工作方式）单拍工作方式：以单脉冲源作为时钟脉冲，用电平指示灯观察，逐拍进行观测输出变化，来判断输出状态的转换是否与状态图相符。单拍工作方式是检查设计与接线是否正确无误的第一步。动态测试（又称连续工作方式）连续工作方式：以连续脉冲源作为时钟脉冲，用示波器或数字信号显示仪观察波形，来判断输出波形是否

3、与时序图相符。动态测试的主要目的测试电路的频率及稳定特性等。通常时序逻辑电路都必须进行连续工作方式的测试。共十七页2. 触发器特性触发(chf)器是具有记忆功能能存储数字信息的最常用的一种基本单元电路，是构成时序逻辑电路的基本逻辑部件。触发(chf)器具有两个稳定的状态：0状态和1状态；在适当触发(chf)信号和数据信号的作用下，触发(chf)器可由一个稳态转换到另一个稳态，触发(chf)器的状态发生翻转。当输入触发(chf)信号消失后，触发(chf)器翻转后的状态保持不变（记忆功能）。共十七页四、实验内容1.测试双D触发器74LS74中一个触发器的逻辑功能(gngnng)静态测试（又称单拍工

4、作方式测试）测试分析要求：按照下页表格测试，并根据实验测试结果填写74LS74的真值表。测试提示：在表格中的第一和第二行的测试中反复领会强制置0端CLR（又称复位）和强制置1端PR（又称置位）的强制特性。 在表格中的第三和第四行的测试中利用实验台提供的单脉冲信号源和D输入信号的手动操作反复体验74LS74上沿触发方式的边沿触发器的触发方式的特性。共十七页10(01) 11110(01) 0110110逻辑功能CLK DPRECLR74LS74芯片(xn pin)功能测试记录表共十七页动态测试（又称连续工作方式测试）测试要求：第一：在D触发器的D引脚接0.1MHz信号源，CLK接0.5MHz信号

5、源，利用数字信号仪测试触发器的工作波形，并记录分析D触发器动态工作特性(txng)。第二：根据此实验学会用双通道示波器测试和观察三个同步时序波形的方法。方法:先用双通道示波器测试D端和CLK端波形，并记录D和CLK波形；再用双通道示波器测试D端和Q端波形，在D端和CLK端波形的基础上绘制出（记录）Q端波形，从而实现用双通道示波器测试和观察三个同步时序波形。方法三：根据自己对D触发器理解和实验台条件，选择其它不同输入信号、输出信号或方法进行更全面的动态测试。（选做）共十七页2.测试双JK触发器74LS73中一个触发器的逻辑功能仿照实验1测试步骤和方法，设计并写出测试JK负边沿触发器74LS73的

6、逻辑功能方案和步骤，并进行测试、分析和记录测试结果。提示： 特别注意74LS73的Vcc和GND端引脚号。动态测试JK触发器的逻辑功能时，时钟信号CK和J、K信号的频率分别取3MHz、1MHz和0.5MHz。测试分析要求：根据实验测试结果分析74LS73JK触发器工作特性，并按照下页表格填写(tinxi)74LS73的真值表。分析动态测试所获得波形图时，特别注意JK触发器输入信号是否有足够的建立时间和保持时间。建立时间通常大于保持时间。共十七页 10(10) 1 1110(10) 1 0110(10) 0 1110(10) 0 01 0逻辑功能CLK J KCLR特别(tbi)注意：74LS7

7、3的11引脚是GND， 4引脚是VCC74LS73芯片(xn pin)功能测试记录表共十七页3.用门电路构成(guchng)锁存器和触发器电路并测试（2）在基本SR锁存器图构成钟控SR锁存器。采用静态方式测试其逻辑功能，列出功能表，体会与基本SR锁存器不同(b tn)与相同。（1）用与非门74LS00按照右图构成基本SR锁存器。参照测试内容1和2，设计静态测试方法，测试基本SR锁存器逻辑功能。共十七页（3）用与非门74LS00和反相器74LS04按照下图构成钟控D锁存器和上沿触发(chf)D触发(chf)器，并测量。先在钟控SR锁存器基础上构成钟控D触发器，参照前面的静态测试方法对钟控D触发器

8、测试其逻辑功能。再组装构成窄脉冲产生电路，测试CLK正确后，将钟控D触发器和分窄脉冲产生电路连接构成D边沿触发器，并对其进行单拍和连续两种方式进行测量。测试时特别体会两个不同电路的触发方式，加深对理钟控和上沿触发方式的不同，深刻理解边沿触发器的工作原理。测试(csh)提示请参考下一页！共十七页在连续方式测试时，为了更好地观察钟控D触发器的空翻缺点，选择CLK采用0.1MHZ信号源,D采用0.5MHz信号源，用数字信号仪同时观察CLK、D、电路的输出信号Q，分析CLK、D、Q波深刻体会钟控D触发器在一个时钟周期多次反转的特点。为了更好地观察边沿D触发器的没有空翻缺点，也选择CLK为0.1MHZ信

9、号源,D为0.5MHz信号源，用数字信号同时观察CLK、 CLK 、D、Q波形, 分析CLK、 CLK 、D、Q波形，对比(dub)两个电路的不同输出结果，分析两个电路的同异。为了更好地理解上沿D触发器的边沿触发方式,请采用示波器同时观察对比CLK和CLK波形,从而更深刻理解边沿触发器的触发方式方式。测试提示：采用单拍（静态）和连续方式测试。单拍测试钟控D触发器时要体会电平触发方式，单拍测试上沿D触发器时要深刻体会边沿触发方式, 深刻体会电平触发方式和边沿触发方式的不同。先用示波器同时观察对比CLK和CLK波形，确定获得(hud)窄脉冲信号，再进行边沿D触发器电路测试。共十七页（4）异步输入端

10、和JK触发器原理(yunl)测试（选作）共十七页五、实验预习要求1.复习双稳态触发器的基本特性(txng)和触发特性(txng)。2.复习基本RS锁存器、钟控RS锁存器、钟控D锁存器、D触发器和JK触发器工作原理。3.仿照实验内容1的测试方法，并结合实验内容2，设计并写出测试JK负边沿触发器74LS73的逻辑功能方案和步骤。4.仿照实验内容1的测试方法，并结合实验内容3实际测试电路，设计并写出其实验测试方法和测试步骤。共十七页六、问题回答1. D触发器74LS74和JK触发器74LS73的PRE端和CLR端各起什么作用？什么电平为有效电平？当74LS74触发器需要实现Qn1D功能时，PRE端和CLR端应接什么电平？2. 74LS74中的D触发器当时钟脉冲信号CLK为1、0 或下跳且D 输入状态改变时，Q输出是否跟随改变？为什么？3. 双稳态触发器的触发方式有几种？本实验中用到了哪几种不同触发方式？4.常用的触发器按逻辑功能分类(fn li)有哪几种？5.实验过程遇到的问题、现象及是否解决？怎样解决？共十七页内容摘要实验六触发器。特别注意：74LS73引脚11是GND，引脚4是VCC。触发器具有两个稳定的状态：0状态和1状态。当输入触发信号消失后，触发器翻转后的状态保持不变（记忆功能）。1.测试双D触发器74LS74中一个(y )触发器的逻辑功能。方法三：根