24位AD转换器CS5381及其在高速高精度数据采集系统中的应用

1、24位AD转换器CS5381及其在高速高精度数据采集系统中的应用摘要5381中公司生产的120、192高性能立体声24位/变换器, 文中介绍了 5381的性能特点及其在高速高精度采集系统中的应用，给出 了由两片5381和、-及存储器构成的四通道并行数据采集系统的设计方法 和测试结果，该系统在混场源电磁法接收机中已经得到了很好的应用。关键词5381;并行数据采集系统1引言在弱信号检测仪器开发过程中，选用高精度的A/D转换芯片往往可以给设计带来方便。一般情况下，在对宽频带弱信号进行检测时，范文先生网收集整理不 仅要求AD C具有大动态范围，同时对AD C的采样速率也提出了更高的 要求。C S 5

2、3 8 1是目前市场上动态范围和采样速率两项指标都很突出 的一款2 4位ADC,它的推出为设计高速高精度采集系统提供了一个较 好的解决方案。2C S 5 3 8 1的主要性能特点C S5381是Ci rrusLogi c公司推出的120dB、192kHz高性能立体声模数转换芯片。该芯片采用2 4引脚TS SOP或SO I C封装，其引脚排列如图1所示。该芯片采用5V工作电源。它的内部集成了一个可直接与52 . 5 V逻辑电平接口的电平转换器、一个可消除直流偏移量的高通滤波器、一个线性相位数字抗混叠滤波 器和溢流监测器。C S 5 3 8 1所具有的这些特性使其在高品质音频处理和精密测控 等领域

3、都得到了很好的应用。C S 5 3 8 1的主要性能特点如下 有2 4位转换精度；采样速率可以达到19 2kHz; 具有120d B动态范围； 可工作于5 V模拟电压和35 V逻辑电压;5 V逻辑电平;带有线性相位抗混叠滤波器；采用差动模拟信号输入方式；具有主、从两种工作模式;内置数字高通滤波器。图2cs 5 3 8 1使用起来非常方便，可工作在主、从两种模式下。模式选择可通过管脚2 M/S来进行。当M/S引脚为高电平时，C S 5 3 8 1工作在主模式Ma ster Mode,此时L R C K其频率等于采样速率和S C LK是输出管脚；而 当M/ S为低电平时，C S 5 3 8 1工作

4、在从模式S 1 aveMode, 该模式下，LRCK和SCLK变成输入管脚。如需改变C S 5 3 8 1的采样率，只需控制芯片的MD IV、M 0和 M1这三个管脚的逻辑电平即可。表1所列是主时钟为24. 5 76MHz时，不同控制方式时采样速 率的对照表。表 15381 采样率控制对照表 10 采样速率10048101961101920111010384通常2 4位A D C都会产生一个微小的直流偏移，在C S 5 3 8 1内部有一个数字高通滤波器，可以通过给管脚HPF提供一个低电平使该滤波器有效，这样，芯片可以消除直流偏移。另外芯片还带有溢流监测器，当模拟信号的输入电压幅度过大而致使A

5、 DC转换溢出时，相对应的管脚L FV变低，因此，在该管脚与电源之 间接一个发光二极管，就可以直观地显示出模拟输入是否溢出，从而根据 需要调整前端放大电路的增益。C S 5 3 8 1的模拟信号为差动输入方式，因此，它的前端要有一个 简单的模拟调理电路。C S 5 3 8 1的转换结果是2 4位补码形式的串行数据，且左右通道 交替输出，可用L R C K的高低电平来进行区分。输出数据有两种格式左对齐和I 2 S 0图2是C S 5 3 8 1的两种数据传输时序。3四通道并行采集系统的设计图3所示是一个四通道并行采集系统的 整体框图，该系统主要由TMS 3 2 0 VC 3 3以下简称VC 3

6、3、两片 C S 5 3 8 1、一片 F PGAEPF 1 OKI 0 和一个大容量 F I-F O 存储器构成。采集系统与主机的通讯采用U S B接口。系统中的一片C S 5 3 8 1工作于主模式，另外一片则工作在从模式下，这样可以保证两片ADC工作时严格同步在基于C S 5 3 8 1的采集系统中，如何实现C S 5 3 8 1与TM S 3 2 0 V C 3 3的接口是一个关键问题。具体的设计方案有两种其一，由于C S 5 3 8 1采用同步串行数据输出方式，而TMS 3 2 0 VC 3 3具有多通道缓冲串DM c BSP,因止匕,可以较为容易地实现二者的硬件连接。其二是通过C

7、P LD/F P GA设计串并转换电路，并把C S 5 3 81输出的串行数据转换为并行数据，然后由TMS 3 2 0 VC 3 3通过扩 展I。对数据进行读取。这两种方案相比，第一种方案比较简单，但系统要设计四个独立的同 步采集通道，并要使用两片C S 5 3 8 1 ,而TM S320VC33只有 一个M c B S P ,所以此方案无法采用。第二种方案实现起来相对比较麻烦，硬件成本也较大。它通过把每片C S 5 3 8 1的串行数据转换成8位并行数据并经FI F O缓存，然后由TM S 3 2 0 V C 3 3通过中断和DMA方式对四个 通道的转换数据进行读取。串并转换电路设计是C S

8、 5 3 8 1和TMS 3 2 0 VC 3 3接口电路的核心部分，它负责将C S 5 3 8 1输出的串行数据转换为并行数据并 存储在F I FO中，同时产生相应的F I FO写信号。具体设计时，应当考虑以下三个问题1对于C S 5 3 8 1在左右通道 的数据，除了2 4位转换结果数据外，还应输出一个8位的附加信息，因 此，输出一道数据时，总共有3 2个时钟输出，而最后8位数据是无用的，这样，就需要有一个禁止逻辑来防止8位附加数据也写入到F I FO中2由于串行输出时钟S C L K在C S 5 3 8 1工作期间是一直存在以保的，因此，在启动和结束串并转换时，应该有一个控制逻辑来使串并

9、转换 电路只有在LR -CK的上升沿或者下降沿触发下才能进行数据转换， 证左右通道数据顺序的确定性。3转换电路要有使能控制，以便控制信号的采集时间。4测试结果该采集系统利用标准信号源进行正弦信号采集测试，下面是 对两种频率的正弦信号进行测试的结果分析。其中第一种测试结果如图4所示。对于10kHz的正弦信号，C S 5 3 8 1的主时钟M C L K为24. 5 7 6 MHz、它具有6 4倍的过采样率采样速率f s =M C L K/ 64 = 1 92kHz,采样时间T为1ms。由采样结果和功率谱可以看出系统中的C S 5 3 8 1采样数据在频 率域的动态范围在1 2 0d B以上。图5把系统采样速率f s设置为384kHz时，对75kHz正弦 信号的采样结果及功率谱估计如图5所示，由采样结果可以看出C S 5 3 8 1可以在3 8 4 kHz的采样速率下对更高频率的信号进行采样，但从 功率谱可以看出，此时动态范围及信噪比都在8 0 d B左右，可见采样精 度有较大幅度的降低。若