《数字电子技术》黄瑞祥第六七章习题答案

1、数字电子技术黄瑞祥 第六七章习题答案第六章6-1答：ROMR能读不能写，而RAMT随机读写。6-2 输入 B3B2B1B财四位二进制，输出 Y7Y6Y5Y4Y3Y2Y1Y0 B3B2B1B0勺平方，逻辑图：存储内容数据ROM 24 X 8地址数据0AY0D7D6D5D4D3D2D1D01AY1000000000B02AY2B01103AY3100000001B22A4AY4B5AY200000100331556AY6 CS3AY7OE逻辑图：存储内容数据B0ROM 24X 8地址数据B01B10AY0D7D6D5D4D3D2D1D02B21AY1000000000B33A02AY2401000

2、00001B512553AY3B624AY4200000011B375AY56AY 6CS3AYOE76-4 X=0 为加法计数， X=1 为减法法计数，逻辑图：存储内容数据地址ROM 2400000REGQ0Q1Q2Q3YXCSOE0A1A2A3A4A00001 01000010016-6 相同点：结构上均采用“与-或结构，不同点：GAL和PAL输出结构不 同，PAL采用固定输出结构，GAL输出采用可编程的宏单元结构。6-7 共享扩展项作用：实现复杂的高扇入函数，但会增加输出时延。 并联扩展项作用：实现快速复杂的高扇入函数。6-8 MAX7000C列采用“与-或结构实现逻辑函数，而FLEX1

3、0除列采用“查 找表结构实现逻辑函数。6-9 利用级联链，FLEX10K吉构可以实现扇入很多白逻辑函数。相邻的 LE用来并行地计算函数的各个局部，级联链可以使用逻辑 “与或者逻辑“或把中间结果串接起来。 6-10 进位链支持高速计数器和加法器， 而级联链可以在最小延时的情况下实现高扇入复杂函数。26-11实现8X 8的数字乘法器需用512个EAB与用逻辑器件构成乘法器的方 法相比，查表法扫优点：快速。6-12 FLEX10K系列器件一个LAB最多可实现8位的同步计数器.6-13 FPGA特点：一SRA琳构：可以无限次编程。二内部布线相当灵活，因此在系统速度方面低于CPLD勺速度。三芯片逻辑利用

4、率。 四芯片功耗低。6-14 1 PAL、 2 GAL、 3 EPLD、 4 EPLD、 FPGA、 5 FPGA.6-15 静态存储器利用双稳触发器存储数据。而动态存储器利用栅极电容存储数据，读 / 写操作时，动态存储器需定时刷新。6-167-1 答：连线型 nets type 和存放器型 register type 。7-2 答：在数据流描述方式中使用 assign 语句描述一个设计？ 题 7-2 图所示的优先编码器的 Verilog HDLM据流描述代码为：module encode42_2(Valid,Encode, Data);output1:0 Encode; output Val

5、id; input3:0 Data;assign Encode1=Data2 | Data3;assign Encode0=!Data2 & Data1 | Data3; assign Valid=|Data; endmodule7-3 题 7-2 图所示的优先编码器的 Verilog HDL 门级描述代码为： moduleencode42_3(Valid,Encode,Data); output1:0 Encode; output Valid;input3:0 Data; wire y1,y2,y3; not g1(y1,Data2); andg2(y2,y1,Data1); or g3(y

6、3,Data1,Data0),g4(Encode1,Data2,Data3), g5(Encode0,y2,Data3),g6(Valid,Data3,Data2,y3);3endmodule7-4 根本RS触发器的Verilog HDL门级描述代码为：moduleSRFF_4(nS,nR,Q,nQ); output Q, nQ ; input nS,nR ; nand g1(Q,nS,nQ), g2(nQ,Q,nR); endmodule7-6 答：阻塞赋值在该语句结束时执行赋值， 前面的语句没有完成前， 后面的语句是不能执行，因此begin.end语句组内的阻塞赋值语句是顺序执行。在 be

7、gin.end 语句组内， 一条非阻塞赋值语句的执行是不会阻塞下一条语句的执行， 也就是说本条非阻塞赋值语句的执行完毕前， 下一条语句也可开始执行。7-7 答：case 和 casex 的区别在于对x 和 z 值使用不同的解释，在casex 语句中，对取值为 z 和 x 的某些位的比拟不予考虑，只需关注其它位的比拟结果；。7-88线3线高优先编码器的 Verilog HDL代码为：moduleencoder83_8(valid,out,i); output2:0 out; output valid; input7:0 i;reg3:0 outtemp; assign valid, out =

8、outtemp; always (i) casex(i)8b0 xxx_xxxx: outtemp = 4b0_000; 8bx0 xx_xxxx: outtemp = 4b0_001;8bxx0 x_xxxx: outtemp = 4b0_010; 8bxxx0_xxxx: outtemp = 4b0_011;8bxxxx_0 xxx: outtemp = 4b0_100; 8bxxxx_x0 xx: outtemp = 4b0_101;8bxxxx_xx0 x: outtemp = 4b0_110; 8bxxxx_xxx0: outtemp = 4b0_111;default: outtemp = 4b1_111; endcase4endmodule 7-9module f_9(f,a,b,c,x,y,z);output f ; input a,b,c,x,y,z; reg f ;always (a or b or c or x or y or z ) beginif(a) f=x; else if(b) f=y ; else if(c) f=z; else f=0; end endmodule7-10mo