微型计算机技术与汇编语言程序设计：ch03-8086微处理器外部结构

1、18086微处理器外部结构-引脚特性,总线操作与时序2一、IBM PC/XT机主板结构 二、 IBM PC/XT控制核心 三、8088/8086的操作四、8086/8088的总线周期五、8088/8086总线形成六、总线周期的概念七、最大组态下的8088时序八、系统总线上的信号时序九、IBM PC/XT的CPU系统HYPer目录3中央 处理器 8088协处 理器 8087总线 驱动器总线 控制器 8288RAM 存储 器ROM 存储 器8 级 中断 电路4 通道 DMA 8 通道 定时/ 计数器喇叭 电路键盘 接口 8 个 扩 展 插 座CBABDB时钟 信号 发生器 8284一、IBM PC

2、/XT机主板结构HYPer4二、IBM PC/XT的控制核心 中央 处理器 8088协处 理器 8087地址 锁存器 总线 控制器 8288时钟 信号 发生器 8284数据 收发器CBABDBHYPer5三、8088/8086的操作 一个微型机在运行过程中，需要CPU进行许多操作。8088/8086CPU的主要操作有： 1. 系统的复位和启动操作； 2. 暂停操作； 3. 总线操作； 4. 中断操作； 5. 最小组态下的总线保持； 6. 最大组态下的总线请求/允许。HYPer6四、8086/8088的总线周期 IBM PC/XT 共有七种总线周期： 1. 存储器读总线周期 2. 存储器写总线周

3、期 3. I / O读总线周期 4. I / O写总线周期 5. 中断响应周期 6. 存储器读和 I/O 写总线周期 7. 存储器写和 I/O 读总线周期8088/ 8086启动的总线周期DMA(直接存储器存取） 启动的总线周期HYPer7 当8088CPU与存储器和外设构成一个计算机系统时，根据所连接的存储器 和外设的规模，8088可以有两种不同的组态。 1. 最小模式 当所连的存储器容量不大，I/O端口不多时。 系统的地址总线CPU的AD0AD7, A8A15, A15A19 通过地址锁存器8282(3片) 构成。 系统的数据总线直接由AD0AD7提供，或通过数据收发器8286(1片)供给

4、。 系统的控制总线直接由CPU的控制线供给。 2. 最大模式 当要构成的系统较大，要求较强的驱动能力时。 系统的地址总线CPU的AD0AD7, A8A15, A15A19 通过地址锁存器8282 (3片) 构成。 系统的数据总线通过数据收发器8286供给。 系统的控制总线通过总线控制器8288供给(*)。 最大模式配置和最小模式配置有一个主要的差别： 最大模式下多了8288总线控制器。 两种组态通过8088引脚信号MN/MX决定。 HYPer五、8088/8086总线形成8 在8086的最小模式中，硬件连接上有如下几个特点：（1）MN/MX引脚接+5V，决定了8086工作在最小模式。（2）有一

5、片8234A，作为时钟发生器。（3）有三片8282或74LS373，用来作为地址锁存器。（4）当系统中所连接的存储器和外设比较多时，需要增加系统数据总线的驱动能力，这时，可选用两片8286或74LS245作为总线收发器。98086CPU的引脚信号8086CPU采用双列直插式的封装形式，具有40条引脚，见图2-5。它采用分时复用的地址/数据总线，所以有一部分引脚具有双重功能，即在不同时钟周期内，引脚的作用不同。108086最小模式RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RDREADY CLK READYMN / MX+5V系统总线控制总线地址总线

6、A19 A0数据总线D15D0 ALE BHE A19 A16 AD15 AD 0 DT / R DEN8086 CPUSTB 8282 OET OE82868284ABHECBABDBALE ：地址锁存允许信号。BHE：数据总线高位允许信号, 与A0合起来选择存储体。DT/R：数据发送/接收，数据方向控制。DEN ：数据有效。11系统总线RQ/GT0 RQ/GT1 TEST NMI INTR S0 S1 S2 READYREADY RESET MN / MX控制总线地址总线A19 A0数据总线D15D0 BHE A19 A16 AD15 AD 0 8086 CPUSTB 8282 OET O

7、E82868284AS0 CLK S1 MRDC S2 MWTC DEN IORC DT/R IOWC ALE INTA 8288BHECLK8086最大模式ALE ：地址锁存允许信号。BHE：数据总线高位允许信号, 与A0合起来选择存储体。DT/R：数据发送/接收，数据方向控制。DEN ：数据有效。增加总线控制器8288，产生控制信号。ch6-1最大模式总线形成13六、总线周期的概念14七、最大组态下的8088时序 1.存储器读周期152. 存储器写周期163. I/O读周期174. I/O写周期4. I/O写周期18八、系统总线上的信号时序RQ/GT0 RQ/GT1 TEST NMI IN

8、TA S0 S1 S2 READYREADY RESET MN / MX地址总线A19 A0数据总线D15D0 BHE A19A16 AD15 AD0 DT / R DEN8086 CPUSTB 8282 OET OE82868284AS0 CLK S1 MROC S2 MWTC DEN IORC DT/R IOWC ALE INTA 8 2 8 8BHECLKT1 T2 T3 T4A0-A19MEMRD0-D15CLK有效地址数据存储器读总线周期T1 T2 T3 Tw T4A0-A19IOWD0-D15CLK有效地址数据I/O写总线周期控制总线19九、IBM PC/XT的CPU系统中央 处理

9、器 8088地址 锁存器 总线 控制器 8288时钟 信号 发生器 8284数据 收发器IBM PC/XT 的控制核心20内部暂存器 IP ES SS DS CS输入/输出控制电路执行部分控制电路1 2 3 4 5 6ALU标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI通用寄存器地址加法器指令队列缓冲器执行部件 （EU) 总线接口部件 （BIU)16位20位16位8位8088/ 8086 CPU211 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 2040 39 38 37 36 35 34 33 32 31 30

10、 29 28 27 26 25 24 23 22 21 GAD AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GAD VCC AD15 AD16 / S3 AD17 / S4 AD18 / S5 AD19 / S6 SS0 (HIGH) MN / MX RD HOLD (RQ / GT) HLDA (RQ /GT) WR (LOCK) M / IO ( S3 ) DT / R ( S3 DEN ( S3 ALE INTA TEST READY RESET 8086 8086/8088引

11、脚信号22 S0 S1 S2 8088 的总线周期 8288 的命令输出 0 0 0 中断响应 INTA 0 0 1 读 I / O 口 IORC 0 1 0 写 I / O 口 IOWC, AIOWC 0 1 1 暂停 1 0 0 取指令代码 MRDC 1 0 1 读 存储器 MRDC 1 1 0 写存储器 MWTC, AMWC 1 1 1 过渡状态 状态 译码 器控 制 逻 辑 命令 信号 发生器 控制 信号 发生器 S0 S1 S2CLK AEN CEN IOBMRDC MWTC AMWC IORC IOWC AIOWC INTADT/R DEN MCE / PDEN ALE 状态 译码

12、器2. 总线控制器 82888288的控制输出ALE地址锁存允许信号DT/R数据发送/接受信号DEN数据输出允许信号MCE/PDEN双功能引脚输入信号S0 S1 S2 8088的状态信号CLK时钟信号AEN 地址输入允许信号CEN 命令允许输出信号IOBI/O总线方式控制信号238288时序24 8288引脚信号1 2 3 4 5 6 7 8 9 10 IOB CLK S1 DT / R ALE AEN MRDC AMWC MWTC GND 8288VCC S0 S2 MCE / PDEN DEN CEN INTA IORC AIOWC IOWC 253. 8284时钟信号发生器8284的结构

13、框图：268284的输出信号： RESET 复位信号 READY 准备好信号 CLK 8088系统时钟，将晶振体三分频，产生4.77MHZ 的频率。 PCLK 外围设备用时钟信号，将CLK二分频，频率为 2.387MHZ。 OSC14.318MHZ的频率。 8284A按键上电+5VRES READYCLK RESETCLKRESET等待逻辑RDYREADY278284的输入信号：RES 外部复位输入； X1 ,X2外接晶振体输入； F/ C 输入控制信号， F/ C=0时，由X1 ,X2外接晶振体形成8088时钟； F/ C=1时，由EFI输入外部方波信号形成8088时钟； OSYNC同步工作

14、控制信号，当多个8284同时工作时使用； ASYNC准备好信号的同步控制信号； RDY1总线准备好信号； AEN1地址允许信号； RDY2总线准备好信号； AEN2地址允许信号；8284A在IBM PC /XT中的应用见IBM PC/XT控制核心288284时序291 2 3 4 5 6 7 8 918 17 16 15 14 13 12 11 10CSYNC PCLK AEN1 RDY1 READY RDY2 AEN2 CLK GND VCC X1 X2 ASYNC EFI F / C OSC RES RESET 82848284引脚信号304. IBM PC/XT 的控制核心来自等待控制逻

15、辑。S0 S1 S2 来自电源来自系统 AENBRD低，AEN 高时。 CPU控制总线，8288工作； 反之， 进行DMA操作。. 地址 锁存器 地址 驱动器 数据 收发器 地址 锁存器来自DMA控制器当DMAWAIT 为高， RDY/WAIT为低时， Ready输出高电平； 反之，输出低电平。U5、U6、U7的允许端受AENBRD的控制 在DMA操作期间，地址只能锁存，不能送至总线。315. 等待电路IBM PC/XT规定存储器访问周期不插入等待状态；而在 I/O 访问周期需插入一个等待状态。DMA操作（非动态RAM刷新）时需插入一个等待状态。非动态RAM刷新的DMA操作信号当上述三个信号中任一个为0时，将U70置1。11100000I/O CH RDY信号，送至U70的直流置位端，当其为0时，U70输出保持为0，产生连续请求插入等待状态的控制信号。该信号用于I/O设备在插入