集成电路工艺发展历程

1、近20年集成电路工艺发展历程集成电路工艺(integrated circuit technique )是把电路所需要的晶体管、二极管、电阻器 和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连， 然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。集成的设 想出现在50年代末和60年代初，是采用硅平面技术和薄膜与厚膜技术来实现的。电子集成技术按工 艺方法分为以硅平面工艺为基础的单片集成电路、以薄膜技术为基础的薄膜集成电路和以丝网印刷技 术为基础的厚膜集成电路。单片集成电路除向更高集成度发展外，也正在向着大功率、线性、高频电路和模拟

2、电路 方面发展。不过，在微波集成电路、较大功率集成电路方面，薄膜、厚膜混合集成电路还具 有优越性。在具体的选用上，往往将各类单片集成电路和厚膜、薄膜集成工艺结合在一起， 特别如精密电阻网络和阻容网络基片粘贴于由厚膜电阻和导带组装成的基片上，装成一个复 杂的完整的电路。必要时甚至可配接上个别超小型元件，组成部件或整机。半导体IC通过层的方法制造，包括以下关键步骤：成像 沉积 蚀刻 单晶硅晶圆(或对于特殊应用，silicon on sapphire或神化镓)用作基层。使用影像技术标明基层上 不同的区域，这些区域将被掺杂质或是多晶硅，绝缘体或金属(以铝为代表)的轨迹，在上面沉积。最早的集成电路使用陶

3、瓷扁平封装，这种封装很多年来因为可靠性和小尺寸继续被军方使用。商 用电路封装很快转变到双列直插封装dual in-line package DIP)，开始是陶瓷，之后是塑料。20世 纪80年代，VLSI电路的针脚超过了 DIP封装的应用限制，导致插针网格阵列和leadless chip carrier (LCC)的出脚形状现。表面贴的封装在20世纪80年代初期出现，在80年代后期开始流行。他使 用更细的脚间距，引为海鸥翼型或J型。以Small-Outline Integrated Circuit (SOIC)为例，比相等 的DIP面积少3050%，厚度少70%。这种封装在两个长边有海鸥翼型引脚

4、突出引脚间距为0.05 英寸。Small-Outline Integrated Circuit (SOIC)和 PLCC 封装。20 世纪 90 年代，尽管 PGA 封装依然 经常用于高端微处理器。PQFP和thin small-outline package (TSOP)成为高引脚数设备的通常封 装。Intel和AMD的高端微处理器现在从PGA封装转到了 land grid array (LGA)封装。Ball grid array (BGA)封装从20世纪70年代开始出现。20世纪90年代开发了比其他封装有更 多管脚数的Flip-chip Ball Grid Array(FCBGA)封装。

5、在FCBGA封装中，die被上下翻转(flipped) 安装，通过与PCB相似的基层而不是线与封装上的焊球连接FCBGA封装使得输入输出信号阵列 (称为I/O区域)分布在整个die的表面，而不是限制于die的外围。在2005年，一个制造厂(通常称为半导体工厂)建设费用要超过10亿美金，因为大部分操作 是自动化的。最先进的过程用到了以下技术：晶圆直径达到了 300mm(比通常的餐盘要宽)使用65 纳米或更小的制程。Intel, IBM, NEC和AMD在他们的CPU上，使用45纳米技术。用铜线代替铝 进行互相连接 Lowk 电介质绝缘体 Silicon on insulator (SOI)旧M

6、的 Strained silicon directly oninsulator (SSDOI)市场上第一种获得广泛接纳的封装是双列直插式(DIP, Dual In Line),可用陶瓷和塑料 封装体。这种封装于20世纪60年代未开发出来，正如其名，引线从封装两边引出，并与封 装垂直。这是低成本封装，电气性能相对较差，通过将引脚插到电路板的通孔中，便可将封 装安装在PCB上，引线会在电路板的另一面夹断，再利用波峰焊接技术来焊接。该封装可 容纳最多的引线数目为40，而电路板间距则为0.65mm。这种封装形式至今仍在使用。在20世纪70年代末80年代初，一种新的电路板装配技术出现，名为表面安装(su

7、rface mount)。在这种方法中芯片上的引线(引脚)和元件都被焊接在电路板的某一表面，而不 是穿过板体。这使得电路板两面都可用于粘结芯片，安装过程使用了焊料回流技术，今天， 超过95%的封装都采用了表面安装技术，为了支持这项工艺，小外形的封装应运而生，其 引线也是从封装的两边伸出，并做成海鸥翅膀的形状以便板级安装，这类型封装一般比DIP 更薄，能支持最大的引线数为80。到20世纪80年代中期四边都有引线的封装出现，这类封装称为四方扁平封装(Quad Flat Packs，QFP)(引线呈海鸥翅膀形状)或引线芯片载体(Leaded Chip Carriers)(引线呈弯曲 的J字形状)。最

8、常用的典型四方扁平封装间距为0.65mm或0.5mm，引线数高达208。这 些封装在20世纪90年代初期之硬盘驱动器和图形市场获得广泛应用。在电气方面它们大约 与SO封装相近，但能提供更多的引线，因此在相同的尺寸上具备更多功能，这种封装备有 多种不同的尺寸和厚度。20世纪80年代末90年代初，客户需求在相同的占位面积上享有更高的热性能，于是， 裸露焊盘引线封装(ExposedPad Leaded Package)得以诞生。这种封装就是把芯片粘接端 暴露于底部的四方扁平或更小外形封装。这些暴露的粘接端可以焊接在电路板上，以建立高 效的路径为芯片进行散热。在其他因素相同的情况下，该封装的热性能比较

9、相同尺寸的标准 四方扁平封装提高50%。此外，它可以在更好的频率下(2 2.5GHz)工作，这类封装在便 携式应用如寻呼机和PDA中得到广泛使用。随着手持便携式设备的尺寸不断缩小，消费者要求在更小的尺寸中享有相同或更多的功 能，对于手机和PDA等应用来说，要求的封装尺寸要小，质量要轻，但却不会影响性能。 业界隧在20世纪90年代开发出微引线框架(MLF)系列封装，MLF接近于芯片级封装(Chip Scale Package，CSP)，用封装的底部引线端提供到PCB板的电气接触，而不是到海鸥翅膀形 状引线的soic和qual封装，因此，这种封装有利于保证散热和电气性能。便携式应用是它 的主要动力

10、来源，2004年所付用的封装量差不多达20亿。引线框架引线框架通常由铜制作，与基板材料一样。20世纪90年代出现了一种新型封 装，采用分层板作为基板材料，名为球栅阵列封装(Ball Grid Array，BGA)以引线框架为基 础的封装只能够把引线引导到封装体的周边球栅阵列封装的引线则可引导到布满封装底 部的焊球上，这样，对于引线数量相同的封装尺寸而言，较之于四方扁平封装，BGA封装自 然更具优势，由于基板是分层的，因而具有电源和接地平面可进一步提高电气性能，起初， BGA封装的典型焊球间距为1.27mm，与间距为0.5mm的四方扁平封装相比，板级装配更加 轻而易举。球栅阵列封装的自然发展使得

11、相同芯片的焊球间距及其封装尺寸减小，当间距降低为 0.4至0.8mm时，就创造了精细间距球栅阵列，该封装是手持式产品的解决方案，虽然不是 真正的芯片级封装，但在业界常被称为分层式芯片级封装。为了适应集成电路的发展，划片设备技术和工艺也有了较快发展。2000年，占有国际划片机市场最大份额的日本DISCO公司推出了引领划片机潮流，代表了划片机最高技术水平的双轴对装式6300mm全自动划片机，它已逐渐进入实用化阶段。1999年版的ITRS曾经预计在0.10um制造工艺中将需要采用157nm的光刻技术，但是 目前已经被大大延后了。这主要归功于分辨率提高技术的广泛使用，其中尤以浸入式光刻技 术最受关注。

12、浸入式光刻是指在投影镜头与硅片之间用液体充满，以提高光刻工具的折射率， 获得更好的分辨率及增大镜头的数值孔径。如193nm光刻机的数值孔径为0.85左右，而采 用浸入式技术后，可提高至1.0及以上。基于193nm浸入式光刻技术在2004年取得了长足 进展，并有望被使用在未来45nm技术节点中。目前一些主要的集成电路制造商都已经将浸 入式光刻技术作为首选。原先预计将在0.10um和90nm制造工艺中采用的157nm光刻技术， 已经被193nm浸入式光刻技术所替代。2003年5月英特尔公司宣布的策略表明，它有意放弃157nm光刻技术，取而代之的是 努力延伸和拓展193nm光刻功能，然后使32nm工

13、艺直接进入EUV时代。IBM也在2003年 宣布其193nm光刻技术扩展到65nm节点，而157nm光刻技术被挤到了 45nm节点。最新 的2004年ITRS修订版扩充了 193nm浸入式光刻技术的使用范围，并将ArF浸入式光刻技术 作为65nm和45nm技术节点的首选，同时还认为浸入式光刻可能成为用于32nm和22nm 节点的解决方案。全球主要的光刻设备供应商一一ASML、佳能和尼康均已推出了 193nm浸 入式光刻设备，而且有计划将浸入式技术应用到248nm光刻中。为了能在下一个技术节点上获得领先，目前一些企业已经开始在部署研制下一代的光刻 技术，如远紫外光光刻(EUV)、电子束投影光刻、

14、离子束投影光刻及X射线光刻等。2004年 8月英特尔公司宣布已经在EUV光刻上取得重要进展，安装了全球第一套商用EUV光刻工 具，并建立了一条EUV掩模试产线，表明该技术已从研发阶段进入试用阶段。设计开始向DFT、DFM、IP核复用方向发展随着系统的集成度越来越高，传统的设计、制造、测试方面已经受到越来越大的限制，基于 可测性设计(DFT, design for test)和可制造性设计(DFM, design for manufacture)的方案是 克服这些限制的很好解决方法。设计一般要同时面对两种复杂性一一硅复杂性和系统复杂性， 即工艺的按比例缩小和新材料、器件的引入带来的复杂性，以及受

15、越来越小特征尺寸和客户 对增加功能、降低成本、更短上市时间要求所驱动的晶体管数量的指数增长带来的复杂性。 如果按照传统方法设计，必然会带来极高的制造成本、成品率急剧下降、测试成本的指数级 增加或根本无法测试等问题。因此，必须在设计时就要考虑产品的可制造性和可测试性。目 前，可测试设计和可制造性设计已经广泛应用于深亚微米制造工艺和SOC芯片中。深亚微 米的特殊性使器件更容易产生越迁和桥接等故障，为此，新型高速可测试设计成为了保证芯 片质量、降低测试成本的关键技术。虽然，可制造性设计并不是最新出现的技术，只是在纳 米级技术引起严重成品率问题后才得到了空前的重视。可制造性设计要求在产品设计时，把 制

16、造性能作为结构设计的一项评价准则，避免不必要的过高制造要求，从而造成不必要的生 产费用浪费。在过去数年间，可制造性设计(主要是分辨率增强技术)一直是保证成品率的 关键，今后的发展方向是在设计和制造之间建立更具鲁棒性的通信链路才能获得更高的成品 率。集成电路设计与制造在进入纳米时代后已成为密不可分的一个整体，将成为前向设计与 制造数据反馈相互融合的一个更加复杂的过程。由于系统复杂性越来越高，以及对更短上市时间的追求，设计的复杂性也相应成指数性增加， 提高设计生产率已经成为集成电路设计业主要目标。其中IP复用设计正在成为越来越多厂 商的选择。SOC实现的一个主要基础就是IP复用设计，把已有优化的子

17、系统甚至系统级模 块纳入到新的系统设计中，实现集成电路设计能力的飞跃。2002年ITRS修订版认为，设计 成本才是对半导体技术可持续发展的最大威胁，并导致设计和生产力之间产生鸿沟。IP复用 设计是加快设计进程和降低成本的有效方法。目前，IP复用设计已经在集成电路设计中被广 泛应用，而且也形成了专门生产可复用IP核的产业和生产商。可复用IP核根据实现性不同 可分为以HDL语言形式提交的软核、经过完全布局布线的网表形式提供，且不能由系统设 计者修改的硬核，以及结合了软核硬核两种形式的固核三种。但是也正因为有不同的厂商参 与可复用IP核的生产，又缺乏标准借口，造成了目前存在不同可复用IP核之间无法良好对 接和可复用IP知识产权交易发展仍较慢的现象。业界也因此成立了多个国际组织推动可复 用IP核标准的建立，如VSIA协会、OPENMORE计划等。今后，标准核接口、通信协议的综 合、验证