数字逻辑设计chap5课件

1、2008.121概要时序逻辑电路的状态由记忆元件保存。通常由基本门电路通过反馈形成环路，从而构成记忆元件。记忆元件:锁存器（latch）触发器（flipflop）国内许多教材将其统称为触发器，国外教材则分别称之为锁存器和触发器锁存器和触发器的共同点：具有逻辑 0 和逻辑 1 两个稳定状态，在没有外加信号的作用下，将保持在某一个状态下稳定不变，这就是其记忆功能；在外加信号的作用下，可以改变其状态，即可以接收输入值并将其保存下来。锁存器和触发器之间的主要区别：锁存器状态的改变由敏感信号的电平触发；触发器由脉冲信号的边沿触发。本书采用国外教材的命名，以利于读者阅读国外文献，不致因名词的差异带来困惑。

2、 牛牛文库文档分享2008.1225.1锁存器基本R-S锁存器用与非门构成的RS锁存器 约束条件： 牛牛文库文档分享2008.123锁存器（续）用或非门构成的RS锁存器 牛牛文库文档分享2008.124锁存器（续）选通D锁存器：选通D锁存器 功能表： 牛牛文库文档分享2008.125锁存器（续）选通D锁存器 的改进方案：增加异步 复位功能： 牛牛文库文档分享2008.126 D锁存器的VHDL行为描述 牛牛文库文档分享2008.127D锁存器的功能模拟波形 开始工作之前，令复位信号reset = 0，使锁存器进入预定的初始状态（输出Q = 0）。选通信号clk = 1 期间，Q的波形跟随 D

3、的波形变化而变。选通信号clk = 0 期间，Q的值保持不变。Q所保持的值是 clk 负跳变之前Q所取得的值（D的值），因此 clk 负跳变是时间点上的一个关键时刻。 牛牛文库文档分享2008.128建立时间和保持时间 考虑延时对电路工作的影响：D锁存器所保存的值是clk负跳变之前D的取值，clk负跳变是一个关键时刻。如果在此关键时刻附近一个时间段内D的值发生变化，那么D锁存器所保存的值就难以预料。为了使电路能可靠地工作：在关键时刻前的一个时间段tsu内D必须达到稳定，tsu称为建立时间；在关键时刻后的一个时间段t h内D也必须保持稳定不变，t h称为保持时间。 牛牛文库文档分享2008.12

4、9 D锁存器的CMOS实现 E = 1 时，TG2截止，TG1导通，Q = D，即Q 跟随 D 的变化而变。E = 0 时，TG1截止，TG2导通，Q 经过TG2形成反馈环路，使 Q 保持原值不变。 D 锁存器的具体实现，可以有多种方案。重点：把 D 锁存器当作一个电路模块，从总体上把握其外特性，从而可以正确地调用该模块构成更大规模的电路。调用该模块时，可以不关心其具体实现是哪一种方案。D锁存器的又一种实现方案 牛牛文库文档分享2008.12105.2D触发器时钟上升沿触发的D触发器得到最广泛的应用，可有多种实现方案， 下图是常见的一种： 牛牛文库文档分享2008.1211D触发器（续）D触发

5、器功能表 ：本章从应用的角度介绍D触发器，把它当作一个独立的电路模块，只介绍该模块的功能，而不分析电路图与功能之间的关系。目的是简化学习过程，突出D触发器的功能特性。读者在设计更大规模电路时，可以正确地调用该模块。本书把从功能表推导出具体电路的任务留给第7章，把它作为运用异步时序电路理论求解电路实现的一个具体实例， 站在理论的高度认识D触发器。 牛牛文库文档分享2008.1212D触发器的VHDL行为描述 牛牛文库文档分享2008.1213D触发器时序模拟波形图 关键参数：建立时间tsu：以clk上升沿为参考点，D端数据必须在tsu 之前达到稳定。保持时间t h：以clk上升沿为参考点，D端数

6、据必须在此后的t h 时间段内继续保持稳定不变。延迟时间tco：从clk上升沿开始算起，端口D的数据到达输出端Q的延迟时间。 牛牛文库文档分享2008.1214D触发器激励表 从D触发器的功能表可以导出D触发器的激励表，二者相关但目的不同：功能表是根据现态Qn及输入信号的取值确定次态Qn+1；激励表是根据现态Qn及次态Qn+1确定所需的输入。 牛牛文库文档分享2008.1215D触发器激励表（续） 激励表说明，当Qn = Qn+1时，确定输入信号取值时有2种选择：令 clk 保持不变，此时 D 的取值任意，即无关项（dont care）。不控制 clk，根据激励表适当选择D的取值。此时，激励信

7、号D的取值仅和 Qn+1有关。 Dn = Qn+1多数情况下均使用不控制clk的方案，因此下文中介绍其它类型触发器的时候，皆不出现控制clk的方案，以使功能表和激励表简化和实用。 牛牛文库文档分享2008.1216D触发器和D锁存器的比较D触发器对时钟信号的边沿（前面的例子是上升沿）敏感；D锁存器对时钟信号的电平（前面的例子是高电平）敏感。把同样一组输入信号加在它们对应的输入端上，观察它们的输出有什么不同： 牛牛文库文档分享2008.1217D触发器和D锁存器的比较（续）Q(D_Latch)在clk高电平期间跟随输入信号D的变化而变化；Q（Dff）仅在clk的上升沿处将输入信号D的数值保存下来

8、。 牛牛文库文档分享2008.1218带使能控制的D触发器 功能表 牛牛文库文档分享2008.1219带使能控制的D触发器（续） 上述方案的注意事项：若欲放行clk的某个正脉冲，要求ena的高电平必须完整地包含该正脉冲，以保持clk的完整性。下述方案不控制clock： 牛牛文库文档分享2008.12205.3主从D触发器2个选通 D 锁存器相连构成主从 D 触发器（master-slave flip-flop）：前端为主锁存器，后端为从锁存器。时钟信号 clk 与主锁存器的选通端 E 相连；clk的反相信号 clkb 与从锁存器的选通端 E 相连。 牛牛文库文档分享2008.1221主从D触发

9、器（续）准备工作阶段：reset = 0使触发器进入预期的 0 状态。clk = 1 期间：主锁存器被选通，其输出端Qm跟随输入端D的变化而变化；从锁存器的输入端E为低电平，维持原状态不变，Qs保持原值。注意: 输入端D的变化不会传播到从锁存器的输出端Qs（即主从D触发器的输出Q）。clk = 0 期间： ：主锁存器保存 clk下降沿时D的取值，其输出端Qm保持此值不变。此时从锁存器的输入端E为高电平，其输出端 Qs 跟随 Qm 。 牛牛文库文档分享2008.12225.4 其他类型的触发器T触发器JK触发器 牛牛文库文档分享2008.1223T触发器 在 D 触发器的前端增加一个 2 选 1

10、 多路器，构成 T 触发器。 式（5-3）被称为 T 触发器的状态方程。 牛牛文库文档分享2008.1224T触发器（续）T触发器功能模拟波形：T = 0 期间，T 触发器保持原来状态不变；T = 1 期间，T 触发器在 clk 的上升沿处来回地改变自己的状态，此特性使得它非常适合于构建计数器 。 牛牛文库文档分享2008.1225T触发器（续）T触发器激励表 ： 牛牛文库文档分享2008.1226JK触发器 在 D 触发器的前端增加一组逻辑电路，构成 JK 触发器。 式（5-4）被称为 T 触发器的状态方程。 牛牛文库文档分享2008.1227JK触发器（续）分析功能表：当J n = K n

11、 = 1 时，JK触发器表现为一个 T 触发器。不满足上述条件（J n = Kn = 1）时，JK触发器表现为一个SR触发器。即 J n = 1 使触发器置 1（Set）； Kn = 1 使触发器置 0（Reset）。由功能表导出激励表： 牛牛文库文档分享2008.12285.5寄存器n个触发器有序排列构成一个寄存器（register），它可以保存 n 位二进制信息（bit）。给它增加少许附加电路，可以满足某种特殊要求。实例：移位寄存器。 牛牛文库文档分享2008.1229移位寄存器示例 牛牛文库文档分享2008.1230例5.1移位寄存器的可靠性分析公用时钟信号 clock 到达各触发器 c

12、lk 端所经历的延迟时间不完全等，各触发器的 clk 端感受到的时钟边沿有先有后，此种现象称为时钟偏移（clock skew）。用边沿触发的 D 触发器构成的移位寄存器可以工作，但可靠性不是非常高，尤其是移位寄存器的长度很大时，时钟偏移引发误动作的概率增大。 牛牛文库文档分享2008.1231移位寄存器的可靠性分析（续）将例 5.1中的边沿触发的 D 触发器改为主从 D 触发器，可靠性提高：clock = 1 时，从锁存器保持原值不变。ri的主锁存器接受ri+1从锁存器的状态值，由于此时ri+1的从锁存器保持原值不变，所以能可靠地接受数据。clock = 0 时，ri 的从锁存器接受 ri 主

13、锁存器的状态值；由于此时 ri的主锁存器保持原值不变，所以能可靠地接受数据。从内部看，移位操作是分2步走；从外部看，移位操作发生在 clock 的下降沿处。由于其可靠性高，在移位寄存器的长度特别大时，多采用此方案。 牛牛文库文档分享2008.12325.6设计示例【例5.2】 目标电路的功能为：当sel = 0时： R0 = （R0） + （R1）当sel = 1时： R1 = （R0） + （R1） 其中R0和R1是字长n位的寄存器，请选择适当的的触发器构成该寄存器，并实现目标电路的功能。 牛牛文库文档分享2008.1233例 5.2 （续）【解1】选择上升沿触发的 D 触发器构成寄存器。s

14、el = 0 时，将公共时钟信号clock放行至clk0。sel = 1 时，将公共时钟信号clock放行至clk1。 R0 和 R1只接受 clk 正跳变时刻的 result 值，此后如果 result 取值变化，将不会影响 R0 和 R1 的状态。 牛牛文库文档分享2008.1234例 5.2 （续）【解2】电路结构不变，但寄存器 R0 和 R1 改用D锁存器构成 。可靠性分析：控制信号 sel = 1 时，预期的功能是：R1 = （R0） + （R1）时钟信号 = L 期间，R0 和 R1 输出值保持不变，加法器的输出result将为：result = （R0） + （R1） 此结果符合

15、预期。时钟信号 = H 期间，寄存器 R1将跟随 result 的变化而变化。在时钟信号刚刚进入高电平的非常短暂的时间段内，R1的输出值还是正确的；随着时间的推移， 即所谓的“空翻”现象。本方案达不到预期结果，不可行。 牛牛文库文档分享2008.1235例 5.2 （续）【解3】选择带使能控制的 D 触发器构成寄存器。由于D 触发器带有使能控制端 ena sel 可控制R0 或 R1接受result的数据 R0 和 R1 可以使用公共时钟 clock 。优点：公共时钟信号可明确使用全局时钟（global clock），可通过精心布线以减小时钟偏移，提高电路的可靠性。 牛牛文库文档分享2008.

16、1236例5.3 带异步清零功能二进制增 1 计数器为了简明，令 n = 3。计数器是最简单的时序电路之一，有着广泛的用途。本例非常简单，通过简单直观的手工设计方法设计出目标电路。通过实例加深对触发器功能的理解。时序电路的数学模型是有限状态机，放在后续章节中介绍。计数器的功能表（状态转换表）： 牛牛文库文档分享2008.1237例 5.3（续）【解1】选用T触发器构建增1计数器从T 触发器激励表得知 T = 1 的条件是：分析功能表，求 的逻辑表达式。根据（i = 0, 1, 2）的逻辑表达式，可画出计数器的电路图。 牛牛文库文档分享2008.1238例 5.3（续）【解1】 用 T 触发器构

17、建的增1计数器 牛牛文库文档分享2008.1239例 5.3（续）【解1】 功能模拟波形 牛牛文库文档分享2008.1240例 5.3（续）【解2】选用 D 触发器构建增 1计数器需要求出激励信号Di（i = 0, 1, 2）的逻辑表达式 ：从激励表推导出 Dn 的表达式： Dn = Qn+1 （5-2） 可根据 Qn+1求出 Dn 。分析计数器的功能表，求i = 0 ： 牛牛文库文档分享2008.1241例 5.3（续）【解2】选用 D 触发器构建增 1计数器i = 1：i = 2 ： 牛牛文库文档分享2008.1242例 5.3（续）【解2】 选用 D 触发器构建增 1计数器 牛牛文库文档分享2008.1243本章小结锁存器和