多通道数据分时传送系统

1、多通道数据分时传送系统设计实验组员： 张亚辉2807101019杨海龙 2807101010马腾达 2807101024老师： 姜书艳日期:2 0 1 0年6月1 5日摘要:多通道数据分时传送系统原理是，通过数据选择器将并行数据分时一一送生，再通过数据分配器（用译码器实现）将接收到的串行数据分配到其各个相应的输由端口，从而恢复原来的并行数据.关键字：计数器，数据选择器（并行数据），数据分配器（并 行数据），输由端口课程设计题目：设计一个多通道数据分时传送系统，数据分配器选用74154,为416线译码器，数据选择器选用 74151,为8选1数据选择器。具体要求：1）列出真值表；2）画出逻辑图；3

2、）试用Verilog HDL进行仿真；原理：多路选择器：以用于选择发往总线的n个数据源之一，即从多路信号中选择一路信号输出。多路分配器：可以用于把总线数据送到m个目的地之一，即将总线数据传送到所选择的输出端口。1、真值表：输 入并行输出串行输出ABCDEFGH12345678Ya b c d e f g haOOOOOOOaObOOOOOObOOcOOOOOcOOOdOOOOdOOOOeOOOe0 0 0 0 0 fo 0f000000g0g0000000hh2、逻辑图:方框图图前直言想曲+|）511 Fie 的 5aM幻乎 5箱方即如怖悯*函呻巾 _工工Ou=kE虫00卷/而而息,阴口04十

3、三* Ml -瓦二.I74161n=o=IH时 ULTFlE延 R原理:74163实现模8的计数器，QA QB QC三个输由分别输由 0 00,0 0 1,0 1 0,0 1 1 ,0 0 0 0 0 1 1 1 o控制多路复用器和译码器的输由，多路复用器实现 D0,D1,D2.D7的串行输由，译码器实现Q0,Q1,Q2：.Q7的并行输由，3、Verilog仿真结果（仿真图）：| 卑u$H FTiaiplus2yi 球1把 Waweform Zilpr!亍拓Fie Edit View Nodt 昌&魏卜 Ulif也 口阵m Widow Hdp_ 自 工匚岳当* g 腕心H国且总鼻阂修 的傅电，

4、就受即.眠口Start国国小|生1州| End围日幽Ng mekvlflivai W 近-K* S_ _ _ _ _ _ _ _ _ 1吗D的_FlTTTTTTTTTTTTTTTTmrtrTTTTTTTTTTTTTTTTTTer吐 411 3|d|7 0|由如果输入ABCDEFGH00101011则串行输出YY00101011说明输入信号A B CDEFG H分时从Y输出，即实现了数据的分时 传送。1234567800000000000000000010000000000000000010000000000000000010000000011 2 3 4 5 6 7 8输出则实现了并行输出二、总结：通过对多通道数据分时传送系统的设计与仿真，可以加深对组合逻辑电路和 Verilog HDL仿真软件的了解，在逻辑图的设计 中我们先把模型简化为数据选择器，数据分配器，输出端3个部