逐次逼近寄存器型ADC设计报告

1、逐次逼近寄存器型模数转换器（ SAR ADC ）设计报告- -逐次逼近寄存器型 ADC 设计报告组 员（学 号）：张健20083474单炯20083478崔亚军20083479朱小龙20083498专 业（年 级）：集成电路设计与集成系统课程名称：提交日期：、组员分工 ：序号组员承担工作1张健版图2单炯模拟（其他模块）3崔亚军数字（ SAR 逻辑）4朱小龙（DAC、SH）、项目设计要求：设计一个 12bit 逐次逼近寄存器型模数转换器 SAR ADC三、项目参数要求：分辨率12bit采样频率100KHz功耗 2mW电源电压2.5V面积V DAC，则比较器输出“ 1”电平， N 位寄存器的 MS

2、B 保持“ 1”电平；反之，若 V INVDAC ，则比较器输出“ 0”电平， N 位寄存器的 MSB 被置为“ 0”电平。一次比较结束后， MSB 被置为相应的电平，同时逻辑 控制单元移至次高位并将其置“ 1”，其余位置“ 0”，进行下一次比较，直至最低 有效位 LSB比较完毕。整个过程结束， 即完成了一次模拟量到数字量的转换， N 位转换结果存储在寄存器内，并由此最终输出所转化模拟量的数字码。逐次逼近寄存器型模数转换器( SAR ADC )各子模块设计：子模块 1： 比较器( COMPARE)( 1) 电路结构： (给出电路结构图 )（ 2） 工作原理：比较器的部分是模拟和数字转换的一个通

3、道， 通过比较电压的高低来确定数 字信号，来达到逐次逼近的目的， 当生成的电压高于基准电压的时候， 比较值为 0 ，就会生成一个比刚才小 一点的电压继续比较，如果基准电压高于生成的电 压，那么比较值为 1 ，就会生成一个高一点的电压。实际上，比较器的输出由低电平转换到高电平时，或者从高电平转换到低 电平时，需要一定的时间（决定电压比较器的响应） ，其次由于比较器的增益是 有限的，并且存在失调电压， 因此它的输入端将出现不确定的电压，该不确定 电压将直接影响到电压比较器的灵敏度（对输入端电压判别的灵敏度） 。电压比 较器的开环增益越高，失调电压越小，则其不确定电压越小， 即灵敏度越高左 端的恒流

4、源电路时产生一个 30uA 的电流，然后通过电流镜镜像到比较器的内 部。（ 3） 参数设定：M1M2M3M4M5M6M7M8P/NNNPPNPNNW/L （u）3/13/14.5/14.5/14.5/138/135/14.5/1C1C20.2pf5pfVddIbias2.5V30uA( 4) 仿真网表：.lib mix025_1.lttvdd vdd gnd 2.5vin1 vin1 gnd 1.2* vin1 vin1 gnd pwl 0 1.25 1u 2v 2.3u 2.2v 2.5u 1.3v 5u 1.7v /动态仿真*vin2 vin2 gnd sin 1.25 1.25 1200

5、k /动态仿真Vin2 vin2 gnd pwl(0 0 10u 2.5)C1 N38 Gnd 0.2pFC2 out Gnd 5pFM3 N37 vin1 N36 Gnd nch L=1u W=3uM4 N36 vin2 N38 Gnd nch L=1u W=3uM5 Gnd N35 N35 Gnd nch L=1u W=4.5uM6 N36 N35 Gnd Gnd nch L=1u W=4.5uM7 out N35 Gnd Gnd nch L=1u W=35uM8 Vdd N37 N37 Vdd pch L=1u W=4.5uM9 N38 N37 Vdd Vdd pch L=1u W=4.

6、5uM10 out N38 Vdd Vdd pch L=1u W=38ui11 Vdd N35 30uA.tran 10n 10u*.tran 10n 5u /动态仿真.print v(out) v(vin1) v(vin2).end( 5) 仿真结果：要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明)功能仿真动态仿真 动态仿真结果将一正弦信号和一不确定信号进行比较，说明比较器能够实现此功能。6） 版图：要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）子模块 2：采样保持电路 （S/H）1）电路结构： （给出电路结构图 ）（2）工作原理：采样保持电路的电路结构

7、为：传输门开关，采样电容器，保持电路。其中保 持电路为电压跟随器， 当开关导通的时候， 通过外加信号给电容充电， 断开后由 于电容无法放电， 将继续保持原来的电压， 这个电压被电压跟随器保持下来， 这 样的结构就构成了采样保持电路。采样保持电路的传输门电路如下：传输门为低电平导通，原理为：分别由 Nmos 和 Pmos 的源和漏链接传 输门的两端，然后 Nmos 和 Pmos 的栅极分别加载上相反的电压，当 Nmos 加 高电平， Pmos 加低电平的时候，传输门导通，当 Nmos 加低电平， Pmos 加 高电平的时候，传输门关闭。同时用 Nmos 和 Pmos 来做传输门可以减少传输 中的

8、阈值损失。采样保持电路使用了电压跟随器，即上图中的运放的（ in- ）端口直接连入（ OUT ）（3）参数设定：M1M2M3M4M5M6M7M8M9M10M11M12P/NPNPNNNNNPPPPW/L(u)15/13/115/13/14.5/14.5/13/13/115/115/194/114/1C1C2C3pf133仿真网表：.lib mix025_1.lttvin in gnd sin 1.25 1.25 0.1megvk k gnd pulse(2.5 0 0.1n 1n 1n 1u 5u)C1 N1 out 3pFC2 out Gnd 3pFC3 N4 Gnd 1pFM4 N3 K

9、Gnd Gnd nch L=1u W=3uM5 N4 N3 in Gnd nch L=1u W=3uM6 N2 N2 Gnd Gnd nch L=1u W=4.5uM7 N10 N2 Gnd Gnd nch L=1u W=4.5uM8 N1 N4 N10 Gnd nch L=1u W=3uM9 N8 out N10 Gnd nch L=1u W=3uM10 out N2 Gnd Gnd nch L=1u W=14uM11 N3 K N6 N6 pch L=1u W=15uM12 N4 K in N6 pch L=1u W=15uM13 N8 N8 N6 N6 pch L=1u W=15uM14

10、 N1 N8 N6 N6 pch L=1u W=15uM15 out N1 N6 N6 pch L=1u W=94ui16 N6 N2 30uAv17 N6 Gnd 2.5.tran 10n 40us 10n.print v(in) v(k) v(out).end* End of main circuit: Module0仿真结果： (要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明)说明：三组信号分别为开关信号（方波） ，输入信号（正弦波）和输出信号 如图，当开关信 号为低电平时进行采样，当开关信号为高电平时为保持状态。 采样频率较高，几乎没有延迟，完全可以达到要求。（6）版图

11、： （要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）子模块 3：数模转换器 DAC1） 电路结构： （给出电路结构图 ） 电路原理图：电路图：（2）工作原理：采用的电荷按比例缩放的 DAC 中并没有清零开关，如果输出接到比较器 那么电容在通断的过程中会自动放电清零， 也就是说，输出端是一个封闭的区域 的电荷量是不会变化的，产生的电压完全是外部因素产生的感应电压。（ 3） 参数设定：双向传输门中使用的 PMOS 和 NMOS 的所有参数均一样，长宽比为2/1 ，十二组电容的电容值是依次按比例增加的，剩余的一个电容的电容值和十 二组电容中最小的一个相等， 因为 DAC 的输出

12、电压为 02.5V ，所以 Vref 可 以连接到 GND ， Vref 可以连接到 Vdd ，调节 Vref 和 Vref 可以调节 DAC 的输出范围和精度，比如， Vref 加载 1V ， Vref 加载 2V ，那么输出电压 为 13V 。(4)仿真网表： .lib mix025_1.ltt vdd vdd gnd 2.5v vd1 d1 gnd pulse(0 2.5 0 1n 1n 2560u 5120u) vd2 d2 gnd pulse(0 2.5 0 1n 1n 1280u 2560u) vd3 d3 gnd pulse(0 2.5 0 1n 1n 640u 1280u) v

13、d4 d4 gnd pulse(0 2.5 0 1n 1n 320u 640u) vd5 d5 gnd pulse(0 2.5 0 1n 1n 160u 320u) vd6 d6 gnd pulse(0 2.5 0 1n 1n 80u 160u) vd7 d7 gnd pulse(0 2.5 0 1n 1n 40u 80u) vd8 d8 gnd pulse(0 2.5 0 1n 1n 20u 40u) vd9 d9 gnd pulse(0 2.5 0 1n 1n 10u 20u) vd10 d10 gnd pulse(0 2.5 0 1n 1n 5u 10u) vd11 d11 gnd pu

14、lse(0 2.5 0 1n 1n 2.5u 5u) vd12 d12 gnd pulse(0 2.5 0 1n 1n 1.25u 2.5u)C1 out N47 0.01pF C2 out N43 0.02pF C3 out N34 0.04pF C4 out N41 0.08pF C5 out N33 0.16pF C6 out N42 0.32pF C7 out N50 0.64pF C8 out N45 1.28pF C9 out N36 2.56pF C10 out N39 5.12pF C11 out N35 10.24pF C12 out N40 20.48pF C13 out

15、N49 0.01pF M14 N8 N38 N40 Gnd nch L=2u W=22uM15 N38 d1 Gnd Gnd nch L=2u W=22u M16 N40 d1 N49 Gnd nch L=2u W=22u M17 N37 d2 Gnd Gnd nch L=2u W=22u M18 N35 d2 N49 Gnd nch L=2u W=22u M19 N8 N37 N35 Gnd nch L=2u W=22u M20 N44 d3 Gnd Gnd nch L=2u W=22u M21 N39 d3 N49 Gnd nch L=2u W=22u M22 N8 N44 N39 Gnd

16、 nch L=2u W=22u M23 N48 d4 Gnd Gnd nch L=2u W=22u M24 N36 d4 N49 Gnd nch L=2u W=22u M25 N8 N48 N36 Gnd nch L=2u W=22u M26 N52 d5 Gnd Gnd nch L=2u W=22u M27 N45 d5 N49 Gnd nch L=2u W=22u M28 N8 N52 N45 Gnd nch L=2u W=22u M29 N32 d6 Gnd Gnd nch L=2u W=22u M30 N50 d6 N49 Gnd nch L=2u W=22u M31 N8 N32 N

17、50 Gnd nch L=2u W=22u M32 N28 d11 Gnd Gnd nch L=2u W=22u M33 N43 d11 N49 Gnd nch L=2u W=22u M34 N8 N28 N43 Gnd nch L=2u W=22u M35 N25 d10 Gnd Gnd nch L=2u W=22u M36 N34 d10 N49 Gnd nch L=2u W=22u M37 N8 N25 N34 Gnd nch L=2u W=22u M38 N22 d9 Gnd Gnd nch L=2u W=22u M39 N41 d9 N49 Gnd nch L=2u W=22u M4

18、0 N8 N22 N41 Gnd nch L=2u W=22u M41 N19 d8 Gnd Gnd nch L=2u W=22u M42 N33 d8 N49 Gnd nch L=2u W=22u M43 N8 N19 N33 Gnd nch L=2u W=22u M44 N8 N17 N42 Gnd nch L=2u W=22uM45 N42 d7 N49 Gnd nch L=2u W=22uM46 N17 d7 Gnd Gnd nch L=2u W=22uM47 N11 d12 Gnd Gnd nch L=2u W=22uM48 N47 d12 N49 Gnd nch L=2u W=22

19、uM49 N8 N11 N47 Gnd nch L=2u W=22uM50 N40 d1 N8 Vdd pch L=2u W=22uM51 Vdd d1 N38 Vdd pch L=2u W=22uM52 N49 N38 N40 Vdd pch L=2u W=22uM53 N35 d2 N8 Vdd pch L=2u W=22uM54 N49 N37 N35 Vdd pch L=2u W=22uM55 Vdd d2 N37 Vdd pch L=2u W=22uM56 N39 d3 N8 Vdd pch L=2u W=22uM57 N49 N44 N39 Vdd pch L=2u W=22uM5

20、8 Vdd d3 N44 Vdd pch L=2u W=22uM59 N36 d4 N8 Vdd pch L=2u W=22uM60 N49 N48 N36 Vdd pch L=2u W=22uM61 Vdd d4 N48 Vdd pch L=2u W=22uM62 N45 d5 N8 Vdd pch L=2u W=22uM63 N49 N52 N45 Vdd pch L=2u W=22uM64 Vdd d5 N52 Vdd pch L=2u W=22uM65 N50 d6 N8 Vdd pch L=2u W=22uM66 N49 N32 N50 Vdd pch L=2u W=22uM67 V

21、dd d6 N32 Vdd pch L=2u W=22uM68 N43 d11 N8 Vdd pch L=2u W=22uM69 N49 N28 N43 Vdd pch L=2u W=22uM70 Vdd d11 N28 Vdd pch L=2u W=22uM71 N34 d10 N8 Vdd pch L=2u W=22uM72 N49 N25 N34 Vdd pch L=2u W=22uM73 Vdd d10 N25 Vdd pch L=2u W=22uM74 N41 d9 N8 Vdd pch L=2u W=22uM75 N49 N22 N41 Vdd pch L=2u W=22uM76

22、Vdd d9 N22 Vdd pch L=2u W=22uM77 N33 d8 N8 Vdd pch L=2u W=22uM78 N49 N19 N33 Vdd pch L=2u W=22uM79 Vdd d8 N19 Vdd pch L=2u W=22uM80 Vdd d7 N17 Vdd pch L=2u W=22uM81 N49 N17 N42 Vdd pch L=2u W=22uM82 N42 d7 N8 Vdd pch L=2u W=22uM83 N47 d12 N8 Vdd pch L=2u W=22uM84 N49 N11 N47 Vdd pch L=2u W=22uM85 Vd

23、d d12 N11 Vdd pch L=2u W=22u v86 N49 Gnd 0v87 N8 N49 2.5.tran 200n 5120u 200n.print v(out).end5)仿真结果：要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明)图中的输出不是一条斜线，而是因为太密集造成的6）版图：要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）子模块 4：其他子模块（如：MOS开关、两相不交叠时钟、 运算放大器、偏置电路、逻辑门电路等等）1）电路结构：（给出电路结构图）两项不交叠时钟2）工作原理：传输门的工作原理， Pmos 管可以很好的传输高电平，

24、Nmos 管可以很好 的传输低电平， 如果仅仅是传输高电平和低电平， 那么可以考虑只采用一 P管或 者一个 N 管，在采样保持电路中使用的传输门要传输的电压是不确定的，所以 同时采用 PMOS 和 NMOS ，这样可以减少传输时的阈值损失。双向传输门与传输门的工作原理一致。 在两项不交叠时钟中，采用了很多非门，非门的作用可以调整时钟的波形， 使时钟的上升时间和下降时间变小。（ 3） 参数设定：经过仿真测试，在传输门，双向传输门，和两项不交叠时钟里面， MOS 管的尺寸可取的范围很宽， 几乎不会影响模块的功能， 在传输门中使用的 MOS 管的尺寸为 1/1 和 2/1 ，在两项不交叠时钟中采用的

25、 MOS 管的尺寸为 1/1 ，前所以内部器件的尺文中采样保持电路的电压跟随器就是采用的这里的运放电路，寸完全一致，这里也不在给出。(4)仿真网表：MOS 开关.lib mix025_1.lttvdd vdd gnd 2.5vva a gnd pulse(0 2.5 0 0.1n 0.1n 2u 4u)vb b gnd sin 1.25 1.25 300kM1 a N7 d Gnd nch L=1u W=1uM2 N7 b Gnd Gnd nch L=1u W=1uM3 d b a Vdd pch L=1u W=1uM4 N7 b Vdd N1 pch L=1u W=1uR5 d Gnd 10

26、0000 TC=0.0, 0.0.tran 1n 20u.print v(a) v(b) v(d)两项不交叠时钟.lib mix025_1.lttvdd vdd gnd 2.5vvin in gnd pulse(0 2.5 0 0.1n 0.1n 0.2u 0.4u)M1 N6 in gnd gnd nch L=1u W=1uM2 N7 N6 gnd gnd nch L=1u W=1uM3 N8 N7 gnd gnd nch L=1u W=1uM4 gnd out2 gnd gnd nch L=1u W=1uM5 N4 N8 gnd gnd nch L=1u W=1uM6 N3 N4 gnd

27、gnd nch L=1u W=1uM7 out1 N3 gnd gnd nch L=1u W=1uM8 out2 N34 gnd gnd nch L=1u W=1u M9 N34 N48 gnd gnd nch L=1u W=1u M10 gnd out1 gnd gnd nch L=1u W=1u M11 N48 N20 gnd gnd nch L=1u W=1u M12 N20 N11 gnd gnd nch L=1u W=1u M13 N11 in gnd gnd nch L=1u W=1u M14 N6 in vdd vdd pch L=1u W=1u M15 N7 N6 vdd vd

28、d pch L=1u W=1u M16 N8 N7 vdd vdd pch L=1u W=1u M17 N4 out2 vdd vdd pch L=1u W=1u M18 N4 N8 vdd vdd pch L=1u W=1u M19 N3 N4 vdd vdd pch L=1u W=1u M20 out1 N3 vdd vdd pch L=1u W=1u M21 out2 N34 vdd vdd pch L=1u W=1u M22 N34 N48 vdd vdd pch L=1u W=1u M23 vdd out1 N48 vdd pch L=1u W=1u M24 N48 N20 vdd

29、vdd pch L=1u W=1u M25 N20 N11 vdd vdd pch L=1u W=1u M26 N11 in vdd vdd pch L=1u W=1u.tran 1n 3u 0.1n.print v(in) v(out1) v(out2).end双向传输门.lib mix025_1.ltt vdd vdd gnd 2.5v vin1 in1 gnd sin 1.25 1.25 600k vin2 in2 gnd pulse(0 2.5 0 1n 1n 0.5u 1u) vk k gnd pwl 0 0 5u 0 5.01u 2.5v 10u 2.5M1 in2 N2 out

30、Gnd nch L=2u W=22uM2 out k in1 Gnd nch L=2u W=22uM3 Gnd k N2 Gnd nch L=2u W=22uM4 in2 k out Vdd pch L=2u W=22uM5 out N2 in1 Vdd pch L=2u W=22uM6 N2 k Vdd Vdd pch L=2u W=22u.tran 1n 10u.print v(k) v(in1) v(in2) v(out).end* End of main circuit: Module0(5)仿真结果：(要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明)MOS 开关两项不

31、交叠时钟双向传输门6)版图：要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值)子模块 5：SAR 数字逻辑控制单元(1)工作原理：实现二进制搜索算法，完成逐次逼近的功能 ( 2) Verilog 网表：测试模块：timescale 1 ns/ 1 nsinclude SAR.vmodule sar_t;reg clk;reg com;reg reset;wire en;wire 11:0 out;wire 11:0 q;wire 3:0 cout;always #30 clk=clk;always #60 com=com;initialbeginclk=0;com=1;res

32、et=0;#100 reset=1;#50000 $stop;endSAR m(.reset(reset),.clk(clk),.com(com),.en(en),.q(q),.out(out); endmodule调用模块：module SAR(clk,reset,en,out,q,com); input clk,reset,com;output en;output11:0 out,q;reg11:0 out,q;reg3:0 cout;reg en;parameter D0=0,D1=1,D2=2,D3=3,D4=4,D5=5,D6=6,D7=7,D8=8,D9=9,D10=10,D11=11,D12=12,D13=13;always(posedge clk)if(!reset)beginen=0;cout=0; out=0;q=0;end else casex(cout)D0:beginen=1;out=12b100000000000; cout=cout+1;endD1:beginen=1; out=out; out11=com;out10=1; cout=cout+1;endD2:beginen=1;out=out;out10