EDA技术试卷及答案

1、一、单项选择题（30分）以下描述错误的是CQuartusII是Altera提供的FPGA/CPLD集成开发环境Altera是世界上最大的可编程逻辑器件供应商之一MAX+plusII 是 Altera 前一代 FPGA/CPLD 集成开发环境 QuartusII 的更 新换代新产品QuartusII完全支持VHDL、Ver订og的设计流程以下工具中属于FPGA/CPLD开发工具中的专用综合器的是BModelSim B. Leonardo Spectrum C. Active HDL D. Quartusll以下器件中属于X订inx公司生产的是 CispLSI系列器件B. MAX系列器件C. XC

2、9500系列器件D. FLEX系列器件以下关于信号和变量的描述中错误的是 信号是描述硬件系统的基本数据对象，它的性质类似于连接线信号的定义范围是结构体、进程/在整个结构体的任何地方都能使用除了没有方向说明以外，信号与实体的端口概念是一致的在进程中不能将变量列入敏感信号列表中以下关于状态机的描述中正确的是Moore型状态机其输出是当前状态和所有输入的函数 /Mealy型状态机其输出信号是当前状态和当前输入的函数与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期Mealy型状态机其输出是当前状态的函数以上都不对下列标识符中，B是不合法的标识符。PPO B. END C. Not_A

3、ckD. sig大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理 的描述中，正确的是C 。A/. FPGA即是现场可编程逻辑器件的英文简称CPLD复杂可编程逻辑器件CPLD是基于查找表结构的可编程逻辑器件早期的CPLD是从GAL的结构扩展而来在Altera公司生产的器件中，FLEX10K系列属CPLD结构综合是EDA设计流程的关键步骤，在下面对综合的描述中，D是错误的。综合就是把抽象设计层次中的一种表示转化成另一种表示的过程综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结 构相映射的网表文件为实现系统的速度、面积、性能的要求，需要对综合加以约束

4、，称为综 合约束综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映 射过程，并且这种映射关系是唯一的（即综合结果是唯一的）嵌套使用IF语句，其综合结果可实现 。A.带优先级且条件相与的逻辑电路B.条件相或的逻辑电路C.三态控制电路D.双向控制电路10在VHDL语言中，下列对时钟边沿检测描述中，错误的是D 。A. if elk event and elk 二 T then B. if falling_edge （elk） then C. if elk event and elk 二 O then D. if elk stable and not elk 二 T then11下列那个流

5、程是正确的基于EDA软件的FPGA / CPLD设计流程B原理图/HDL文本输入一适配一综合一功能仿真一编程下载一硬件测试原理图/HDL文本输入一功能仿真一综合一适配一编程下载一硬件测试原理图/HDL文本输入一功能仿真一综合一编程下载一适配硬件测试；原理图/HDL文本输入一功能仿真一适配一编程下载一综合一硬件测试 12.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成 后，等待下一次进程启动敏感信号参数表中，应列出进程中使用的所有输入信号进程由说明部分、结构体部分、和敏感信号参数

6、表三部分组成当前进程中声明的变量也可用于其他进程 13下列语句中，不属于并行语句的是 BA.进程语句B. CASE语句顺序语句C.元件例化语句D. WHEN-ELSE语句14. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库DA. IEEE 库B. VITAL 库C. STD 库 D. WORK 库15VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与 结构体两部分，结构体描述D设计实体内部结构和外部设计实体端口的逻辑关系A.器件外部特性B.器件的综合约束C.器件外部特性与内部功能D.器件的内部功能二、EDA名词解释，写出下列缩写的中文含义（10分）C

7、PLD：复杂可编程逻辑器件ASIC：专用集成电路LUT：查找表EDA：电子设计自动化ROM：只读存储器三、程序填空题（20分）以下是一个模为24 (023)的8421BCD码加法计数器VHDL描述，请补充完整 LIBRARY IEEE?USE IEEE. STD_L0GIC_1164. ALL；ENTITY tb ISPORT ( CLK : IN STD_LOGIC ；SHI, GE : OUT INTEGER RANGE 0 TO 9 )；END ；ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9；BEGINPR

8、OCESS (CLK)BEGINIF CLKEVENT AND CLK二T _t henIF GE1 二 9 THENGE1 二 0 ；SHKSHI1+1；ELSIF SHI1=2 AND GE1=3 THENSHI1二0；GEl=0；ELSEGE1 二 GE1+1；endIFTEND IF；END PROCESS ；GE 二 GE1；SHI 二SHI1；END bhv；四、程序改错题(仔细阅读下列程序后回答问题，12分)LIBRARY IEEE；USE IEEE. STD_L0GIC_1164.ALL；USE IEEE. STD_LOGIC_UNSIGNED. ALL；ENTITY gc I

9、SPORT ( CLK : IN STD_LOGIC ；Q: OUTSTD_L0GIC_VECT0R(3DOWNTO 0)；END gc；ARCHITECTUREbhv OFgc ISSIGNAL QI : RANGE 0 TO 9；BEGINPROCESS (clk,Q)BEGINIF RISING_EDGE（CLK） THENIF QI 1001 THENQI 二 QI + 1 ；ELSEQI 二（OTHERS 二0）；END IF；END IF；END PROCESS；Q 二 QI；END bhv；程序编译时，提示的错误为：Error： Line 9： File e:myworktest

10、gc. vhd： VHDL syntax error： subtype indication must have resolution function or type mark,but found RANGE insteadError： Line 11： File e:myworktestgc. vhd： interface Declaration error：cant read port Q of mode OUT请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请 指出应该插入的行号）答：（1）第9行有误，SIGNAL Q1 : RANGE 0 TO 9数据类型有误，应该

11、改成 SIGNAL Q1 : STD_LOGIC_VECTOR（3 D0WNT0 0）(2)第11行有误，敏感信号列表中不能出现输出端口，应该改成PROCESS (elk)CLR4CLR4OMYDFF五、（28分）1.试用VHDL描述一个外部特性如图所示的D触发器。（10分） 参考程序如下：LIBRARY IEEE;USE IEEE.STD_L0GIC_1164.ALL；ENTITY mydff ISP0RT（CLK:IN STD_L0GIC;SIGNALcurrent_ state,next_state: state_type;BEGINP1：PROCESS(clk,reset)BEGINI

12、F reset 二 T THENcurrent_state = s0;ELSIF clk=1 AND clkEVENT THEN current_state =next_state;D：IN STD_L0GIC;D：IN STD_L0GIC;Q：0UT STD_L0GIC);END;ARCHITECTURE bhv 0F mydff ISBEGINEND IF;END PR0CESS;P2：PR0CESS(current_state)BEGINcase current_state isPR0CESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN Q IF in1=1THEN next_state=s1;ELSE next_state IF in1=0THEN next_state=S2;ELSE next_state IF in1=1THEN next_state=S3;ELSE next_state IF in1=0THEN next_state