计算机组成原理刘宏伟版本一第8讲

1、计算机组成原理2022/9/14哈尔滨工业大学 刘宏伟1 刘宏伟 第八讲哈尔滨工业大学计算机硬件基础教研室第章 存 储 器2022/9/14哈尔滨工业大学 刘宏伟24.1 概述4.2 主存储器4.3 高速缓冲存储器4.4 辅助存储器4.2 主存储器一、概述二、半导体存储芯片简介三、随机存取存储器 ( RAM )四、只读存储器（ROM）五、存储器与 CPU 的连接六、存储器的校验七、提高访存速度的措施2022/9/14哈尔滨工业大学 刘宏伟3七、提高访存速度的措施 采用高速器件 调整主存结构1. 单体多字系统 W位W位W位W位W位 地址寄存器 主存控制器. . . . . . 单字长寄存器 数据

2、寄存器 存储体 采用层次结构 Cache 主存 增加存储器的带宽 4.22022/9/144哈尔滨工业大学 刘宏伟2. 多体并行系统(1) 高位交叉 M0M1M2M34.2体内地址体号体号地址00 000000 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 1111顺序编址 2022/9/145哈尔滨工业大学 刘宏伟各个体并行工作4.2M0地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码体内地址体号体号(1) 高位交叉 2022/9/146哈尔滨工业大学 刘宏伟M0M

3、1M2M34.2体号体内地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2) 低位交叉各个体轮流编址2022/9/147哈尔滨工业大学 刘宏伟4.2M0地址044n4M1154n3M2264n2M3374n1地址译码 体号体内地址 体号(2) 低位交叉 各个体轮流编址2022/9/148哈尔滨工业大学 刘宏伟低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间 单体访存周期 单体访存周期4.2启动存储体 0启动存储体 1启动存储体 2启动存储体 32022/

4、9/149哈尔滨工业大学 刘宏伟 4.2设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。连续读取 4 个字所需的时间为 T(4 1)2022/9/1410哈尔滨工业大学 刘宏伟(3) 存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响 CPU工作的请求源，给予 次高 优先级4.2控制线路排队器 节拍发生器QQCM来自各个请求源 主脉冲存控标记 触发器2022/9/1411哈尔滨工业大学 刘宏伟4.23.高性能存储芯片(1) SDRAM (同步 DRAM)在系统时钟的控制下进行读出和写入CPU 无须等待(2) RDRAM由 Rambus

5、 开发，主要解决 存储器带宽 问题 (3) 带 Cache 的 DRAM 在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取 2022/9/1412哈尔滨工业大学 刘宏伟4.3 高速缓冲存储器一、概述1. 问题的提出避免 CPU “空等” 现象CPU 和主存（DRAM）的速度差异缓存CPU主存容量小速度高容量大速度低程序访问的局部性原理2022/9/1413哈尔滨工业大学 刘宏伟2. Cache 的工作原理(1) 主存和缓存的编址主存和缓存按块存储 块的大小相同B 为块长主存块号主存储器012m1字块 0字块 1字块 M1主存块号块内地址m位b位n位M块

6、B个字缓存块号块内地址c位b位C块B个字字块 0字块 1字块 C1012c1标记Cache缓存块号4.32022/9/1414哈尔滨工业大学 刘宏伟(2) 命中与未命中缓存共有 C 块主存共有 M 块M C主存块 调入 缓存主存块与缓存块 建立 了对应关系用 标记记录 与某缓存块建立了对应关系的 主存块号命中未命中主存块与缓存块 未建立 对应关系主存块 未调入 缓存4.32022/9/1415哈尔滨工业大学 刘宏伟(3) Cache 的命中率CPU 欲访问的信息在 Cache 中的 比率命中率 与 Cache 的 容量 与 块长 有关 一般每块可取 4 8 个字块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉 块长取 16 个存储字 IBM 370/168 4体交叉 块长取 4 个存储字（64位4 = 256位）4.32022/9/1416哈尔滨工业大学 刘宏伟(4) Cache 主存系统的效率效率 e 与 命中率 有关 设 Cache 命中率 为 h，访问 Cache 的时间