数模混合IC设计流程

1、数模混合IC设计流程1擞模混合IC设计近十年来，随着深亚微米及纳米技术的发展，促使芯片设计与制造由分离IC、ASIC 向SoC转变，现在SoC芯片也由数字SoC全面转向混合SoC，成为真正意义上的系统级 芯片。如今人们可以在一块芯片上集成数亿只晶体管和多种类型的电路结构。此时芯片的制 造工艺已经超越了传统制造理论的界限，对电路的物理实现具有不可忽略的影响。因此，片 上系统所依赖的半导体物理实现方式，面临着多样化和复杂化的趋势，设计周期也越来越长。 目前越来越多的设计正向混合信号发展。最近，旧S Corp做过的一个研究预测，到2006 年，所有的集成电路设计中，有73%将为混合信号设计。目前混合

2、信号技术正是EDA业内 最为热门的话题。设计师在最近才开始注意到混合信号设计并严肃对待，在他们意识到这一 领域成为热点之前，EDA公司已经先行多年EDA业内领头的三大供应商Mentor Graphics、 Synopsy s和Cadence在几年前即开始合并或研发模拟和混合信号工具和技术。其中Mentor Graphics是第一个意识到这一点，并投入力量发展混合信号技术的EDA供应商。我们先分析数模混合IC设计的 流程，简单概括如图：首先要对整个IC芯片进行理论 上的设计。对于模拟部分，可以直接 在原理图的输入工具中进行线路设 计；而对于数字部分，主要通过各种 硬件描述语言来进行设计，比如通用

3、 的VHDL及Verilog，数字部分的设 计也可以直接输入到原理图工具中。 当完成原理图的设计时，必须对设计 及时的进行验证。如果原理设计没有 问题，就说明设计是可行的，但这还 停留在理论的阶段，接下来必须将它 转换为实际的产品。这时需要用版图 工具将电路设计实现出来，对于模拟 电路部分，可以使用定制版图工具； 对于数字电路部分，也可以采用P&R (自动布局布线)工具实现。在完成 整个电路各个模块的版图后，再将它 们拼装成最终的版图。这时的版图并 不能最终代表前面所验证过的设计， 必须对它进行验证。首先版图要符合 流片工艺的要求，这时要对版图做DRC(Design Rule Check)检查

4、；而版图的逻辑关系是不 是代表原理图中所设计的，同样要进行LVS(Layout Versus Schematic)检查；最后，由于 在实现版图的过程中引入了许多寄生效应，这些寄生的电阻电容有可能对我们的设计产生致 命的影响，而这些是在前面的设计中所没有考虑或考虑不准确的，所以必须把这些效应找出 来，这时需要进行寄生参数的抽取PEX(Parasitic Extract)。最后，将所得到的寄生参数反 标到前面的设计中去，重新进行仿真。如果设计满足所有的参数要求，则设计完成；反之， 必须重新调整设计，直至满足最终的要求。最后就可以tapeout，进行流片。对于上面所提到的设计流程，有几点值得关注。首

5、先，在进行原理图设计时，原理图 的输入工具不仅能够满足纯模拟或简单的数字电路设计，还必须能够满足硬件描述语言输入 (除了常用的VHDL和Verilog夕卜，AMS、C及系统描述语言也是非常重要的)，这对于数 字电路及系统级设计的工程师来说尤为重要。在仿真阶段，无论是前仿真还是后仿真，都必 须有满足数模混合电路仿真的平台。实际上，在数模混合电路设计的整个周期中，芯片的验 证占芯片设计50%到70%的工作量，大量的人力、硬件以及时间资源都消耗在验证上。随 着芯片复杂度上升，验证工作无论从复杂性或工作量上都在呈指数上升。因此，验证技术是 混合信号技术的关键所在。同时，IC设计的工程师通常分为两类，即

6、数字电路设计工程师 和模拟电路设计工程师。数字和模拟这两种设计是完全不同的设计理念，数字电路依赖于设 计工程师的逻辑思维，是建立在硬件描述语言的基础之上；而模拟电路要依赖于工程师的经 验，是建立在线路的分析基础之上。由于两种设计的巨大差异，这就造成两种设计的不同步， 并且在设计过程中，模拟设计工程师和数字设计工程师不能够很好的进行沟通。所以必须等 到所有设计都完成后，才能将设计拼装在一起，进行验证。如果出现问题，必须对设计进行 修改，大大的增加了设计周期，且不能保证设计的收敛性及质量。还有，在整个设计初期对 数字部分和模拟部分的划分，对系统设计工程师的要求极高，如果划分不合理，则有可能使 整个

7、设计流产。在版图的实现方面，数字部分由P&R工具实现，而模拟部分则由全定制的 方法来完成。版图的验证也是非常重要的，一旦验证中漏掉了某些错误，则可能引起流片失 败。而每次流片的费用是非常昂贵的，甚至达到几十万美金，所以这同样是整个设计流程中 非常重要的一环。2.Mentor Graphics公司数模混合IC设计流程Mentor Graphics公司针对电子技术发展的趋势开发了设计与仿真、验证系列工具， 可以简单的划分为原理图和版图设计、物理验证与寄生参数提取、模拟及混合信号验证三大 部分。具有与设计类型、制造工艺无关，兼顾自动化和交互式操作，适应SOC设计的巨大 数据量及充分考虑深亚微米、亚波

8、长半导体制造可行性的特点。Mentor Graphics公司的强大的数模混合设计流程与产品属于目前行业最先进的主流 产品，广泛应用在高水准的产品研发中，其先进性、实用性、可行性已经为无数成功的设计实现所证实。以下为推荐的数模混合设计流程图:vrinca.ion &rtr5onLtegn PlaJCTannitudipcnoSofl lift呷审UQC1Qesrign ArchlicMCDxDnlgnef5LTTlXlt . 一丑版图禁配- r- : , hZ2HLZZ；的曲?里淄嚣笔作_ n.上Hihi八时哥主参严L顷心L耳 Eldo/RF后访我与验隹=参、一Ht ADM5lAPEOCT2.1

9、 .混合信号IC设计集成环境ICstudioICstuido是Mentor Graphics公司推出的混合信号IC设计集成环境。在这个集成环境 当中，工程师可以很方便的调用相应的设计工具，完成相应的设计或验证。电路从最初的原 理图设计及到最终的Tapeout都可以在这个环境中实现。同样，这也是一个数据管理系统。 在这个环境当中，设计团队可以很方便的来实现数据的复制、移动及共享。2.2.原理图的输入工具DA-IC原理图的输入工具相对应的是DA-IC（Design Architecture IC）。在DA-IC中，具有简洁明快的界面，工程师可以在这个界面中很方便、快速的完成原理图的设计；同样，也可

10、以 将硬件描述语言直接输入进来（VHDL、Verilog、VHDL-AMS、Verilog-AMS等）；对于模 拟模块，工程师也可以从集成的CommLib库中直接调用相应符号，将其集成到系统设计中。 在这个界面中，可以直接调用Eldo、Eldo-RF、ModelSim或ADMS仿真器，对数字、模拟 或数模混合的设计进行验证。所以，在这个环境中，工程师可以很方便的将数字电路模块同 模拟电路模块甚至射频电路模块集成在一起，随时对整个系统进行验证，及时调整设计中的 不足。在DA-IC中集成了新的模型选择器，对于每一个单元，可以很方便的选择底层设计 格式。比如设计中包含有PLL单元，这个符号所代表的底

11、层设计可以是CommLib库的AMS 描述；也可以是工程师所设计的电路图；也可以是进行后仿真所提取的Spice网表。所以应 用模型选择器，可以在同一环境中不用做任何改变进行不同阶段的功能验证。2.3.电路仿真工具 Eldo、ModelSim、ADMS验证在整个设计中占有50%到70%的工作量，并且它的结果直接决定着设计产品的成 败。而Mentor Graphics在此方面提供业界最为先进、也是最为完善的验证工具。2.3.1EldoEldo是标准的SPICE仿真工具，也是目前业界最为先进的验证工具。它具有以下特点：高精确度；Eldo除采用传统的NR（牛顿一拉普森）算法外，又增加了 OSR和IEM

12、算 法，提高精确度；高速度；Eldo新的算法大大增加了仿真速度，是传统SPICE速度的3-10倍；高容量；Eldo可以仿真大规模的设计电路，最多可以容纳30万个晶体管；良好的收敛性；多种算法的共同应用及引入新的分割概念，大大提升了收敛性；友好的控制界面；集成在DA-IC中；强大的功能；支持频域、时域的多种分析，包括零极点、顺态噪声等；众多工艺厂商的支持；同HSPICE完全兼容。2.3.2ModelSimModelSim是业界最优秀的混合语言仿真器，提供最友好的用户界面以及最佳的调试 能力，成为业界复杂FPGA、ASIC和SoC设计调试的理想平台，支持PC和UNIX平台， 是业界唯一单内核的混合

13、HDL语言仿真器。ModelSim是FPGA、ASIC以及SoC设计中 行为级、RTL级以及门级电路仿真的首选，采用直接优化的编译技术、Tcl/Tk技术、单一 内核仿真，编译仿真速度业界最快，编译产生的代码与平台无关，便于IP内核的保护，个 性化的图形界面和用户接口，使得ModelSim具有最佳的调试和纠错能力。ModelSim全面 支持VHDL和Verilog HDL语言最新最全的IEEE标准，如IEEE VITAL 1076.4-95标准， 支持C语言功能调用，C模型以及SWIFT逻辑模型和硬件模型。提供业界领先的代码覆盖 率检查、性能分析、波形比较等先进功能。2.3.3ADMSADMS是

14、业界第一个真正意义上的数模混合仿真工具，它将Eldo、Eldo-RF、ModelSim 及MACH多种仿真工具集成在一起。但是，ADMS并不是这些工具简单拼起来，它是一个 工具，有单一的内核引擎。采用ADMS进行设计，传统的数字设计流程和模拟设计流程被 打散并重新组合，设计师可以在任何阶段对电路进行验证，数字设计和模拟设计通过ADMS 组成一个整体。它能够识别当今IC设计中所广泛应用的八种语言，包括SPICE、VHDL、 VHDA-AMS、C、Verilog、Verilog-A、System C、System Verilog。2.3.4CommLib 库在ADMS中集成了 CommLib库。它

15、采用AMS语言描述主流IC设计中常用的子模块， 包括AD、DA、OP、PLL、CP等。同时它被集成于DA-IC。在设计的初期，工程师可以直 接从符号库中选择相应的模块，将它添加到整个设计中去，并且可以依据设计要求对所有的 参数进行设置，随时进行系统级的仿真。当工程师完成了相应模块的设计，要进行系统验证 或者后仿真时，由于设计从行为级转变到晶体管级，极大的增加了设计容量，造成仿真时间 大大增加，甚至无法仿真。此时ADMS提供BMC(Behavioral Model Calibration)功能，能 够将晶体管级设计的参数反标回CommLib中，再次用行为级的模型取代晶体管级，提升验 证效率。2.

16、4版图编辑工具IC-Station在版图的实现方面，Mentor Graphics提供了多个版图编辑模块。ICgraph内嵌在 IC-Station中，可以直接进行版图的编辑。对于模拟电路，有些设计部分对版图的要求比较 高，这时需要版图工程师手动完成，ICgraph可以完成这种工作。这也是传统的模拟电路设 计的版图实现方法Mentor Graphics的版图编辑工具还提供SDL(Schematic Driven Layout) 和 NDL(Netlist Driven Layout)的功能。在 TDK(Technology Design Kit)的环境中，可以直 接用电路图或网表来实现版图，或

17、者也可以用Device Generator，直接生成所指定属性的 器件。对于所有器件的连线，也可以用Iroute半自动的方法来实现，这样可以极大的加速 版图的实现。2.5 版图拼装 ICassemble在完成各个设计模块版图后，需要用floorplan工具将它们最优化的拼装在一起， ICassemble可以很好的完成这项工作。2.6物理验证工具Calibre DRC/LVS相信大家对Calibre已经很熟悉了。它是目前业界功能最强大、应用最广泛的物理验证 工具，是深亚微米物理验证和亚波长半导体制造的行业标准，被称为Golden Verification。Calibre DRC/LVS最好的性能

18、；采用层次化的处理数据方式，极大的加快了验证速度；最友好的改错环境；通过RVE(Results Viewing Environment)窗口能够快速的定位 错误及其类型等；简单易用；包含有图形化的操作界面，简单易学，操作方便；强大、健全的功能；不仅可以完成DRC、LVS和ERC检查，还针对深亚微米工艺 扩展了天线规则检查和金属密度检查及自动填充的功能；针对LVS最为头痛的电源 地短路检查，采用隔离的方法迅速定位短路位置;还可以进行有选择的DRC和LVS 检查等功能；Foundry的强有力支持；由于Calibre的强大功能，现已成为各个主流Foundry厂 商的内部验证标准。2.7寄生参数抽取工具Calibre xRC，Calibre xL深亚微米工艺下的芯片的寄生效应和串扰成为影响芯片的时序、功耗、可靠性和噪声 等的主要因素。Mentor的Calibre xRC，xL工具可以对深亚微米结构的寄生效应精确建模， 而且能灵活运用各种精度方式来分析电路。同时Calibre xRC，xL的开放式体系适用于巨大 规模的集成电路设计。O 高性能的全芯片寄生参数提取，Calibre xRC调用Calibre核心的层次化引 擎(hierarchical engine)，因此不需要针对不同的电路结构进行优化； o三维寄生参数模型；O 与Calibre