时序逻辑电路设计 方法课件

1、第5章 时序逻辑电路 5.1 概述 5.2 时序逻辑电路的分析方法 5.3 若干常用的时序逻辑电路 5.4 计数器5.5 时序逻辑电路的设计 方法第五章 时序逻辑电路 组合逻辑电路（第三章内容） 无记忆时序逻辑电路 有记忆任何一个时刻的输出，仅取决于当时的输入，而与电路以前的状态无关任何一个时刻的输出，不仅与当时的输入有关，还与电路以前的状态有关5.1 概述一、时序逻辑电路的特点功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上包含存储电路和组合电路，存储电路 必部可少存储电路的输出状态必需反馈到电路的输入端，

2、与输入信号一起，共同决定 组合逻辑电路的输出。 二、时序电路的一般结构形式与功能描述方法输入信号输出信号（输出方程）触发器的输出（状态方程）触发器的输入（激励方程）三、时序逻辑电路的分类 没有统一的时钟脉冲信号，各触发器状态的变化不是同时发生，而是有先有后。按照触发器的动作特点同步时序逻辑电路异步时序逻辑电路 所有触发器的状态变化都是在同一时钟信号作用下同时发生的。1JC11K1JC11K1JC11K&FF1FF0FF2ZCPQ2Q1Q0CP1JC11K1JC11K1JC11K&FF1FF0FF2ZQ2Q1Q0 输出状态仅与存储电路的状态Q有关，而与输入X无直接关系。按照输出信号的特点米里（M

3、ealy）型摩尔（Moore）型 输出状态不仅与存储电路的状态Q有关，而且与外部输入X也有关。摩尔型电路是米里型电路的一种特例。 四、时序逻辑功能的描述方法1.逻辑方程式输出方程驱动方程（激励方程）状态方程3.状态转移图X1X0/ZQ1Q0Q2Q1Q00001111001/111/011/010/111/001/111/010/110/101/110/1000001010011111110101100 状态转移图也称状态图，是用几何图形的方式来描述时序逻辑电路输入X、输出Z以及状态转移规律之间的逻辑关系。4.时序图（波形图） 时序图即为时序电路的工作波形图，它以波形的形式描述时序电路内部状态Q

4、、外部输出Z随输入信号X变化的规律。5.2 时序逻辑电路的分析电路图时钟方程、驱动方程和输出方程状态方程状态图、或时序图判断电路逻辑功能1235时序电路的分析步骤：列状态表4例：分析下图所示同步时序电路的逻辑功能。1JC11K1JC11KFF1FF0CP=1X&ZQ1Q1Q0Q0“1”解： 求时钟方程,驱动方程和输出方程（米里型）(同步时序电路的时钟方程可省去不写) 求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程： 列状态表01/ 010/ 011/ 000/ 000/ 011/ 101/ 010/ 0Q1Q0X/Z000110111/01/01/11/00/00

5、/00/00/0 画状态图01/ 010/ 011/ 000/ 000/ 011/ 101/ 010/ 0由状态表来转换为状态图 逻辑功能分析 所以，该电路是一个同步模4可逆计数器。X为加/减控制信号，Z为借位输出。Q1Q0X/Z000110111/01/01/11/00/00/00/00/0分析得：当外部输入X=0时，状态转移按0001101100规律变化，实现模4加法计数器的功能；当X=1时，状态转移按0011100100规律变化，实现模4减法计数器的功能。例：解： 求驱动方程和输出方程 画状态图 画工作波形图 逻辑功能分析 从以上分析可以看出，是一个七进制计数器，并且该电路具有自启动能力

6、。闭合回路中的为“有效状态”闭合回路外的为“无效状态” 当电路处于任一无效状态时，若能在时钟信号作用下进入有效状态，称该电路具有自启动能力；否则，该电路无自启动能力。练习：分析下图所示同步时序电路的逻辑功能。解： 求输出方程和驱动方程 求状态方程 列状态表（摩尔型） 画状态图画波形图123456CPQ0Q1Q2设Q2Q1Q0的初始状态为000。 逻辑功能分析 从以上分析可以看出，是一个三进制计数器，并且该电路具有自启动能力。闭合回路中的为“有效状态”闭合回路外的为“无效状态” 当电路处于任一无效状态时，若能在时钟信号作用下进入有效状态，称该电路具有自启动能力；否则，该电路无自启动能力。0 0

7、0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1 求状态方程 列状态表000100001010000001100110 画状态图100Q2Q1Q0111110101011010001000 逻辑功能分析分析得： 该电路是一个异步五进制（模5）加法计数器电路，且电路具有自启动功能。 列状态表0 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1100001111010101010011001 画状态图100Q2Q1Q0111110101011010001000 由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化

8、，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器，且具有自启动功能。 画波形图 逻辑功能分析CPQ0Q1Q2设Q2Q1Q0的初始状态为000。5.3.2 基本寄存器5.3.3 移位寄存器5.3.4 寄存器的应用5.3.1 锁存器5.3 若干常用时序逻辑电路 锁存器：不锁存数据时，输出端的信号随输入信号变化，就像是数据通过一个缓冲器。若锁存信号起锁存作用，则数据被锁住，输入信号不被理睬。8位锁存器CT74LS373的符号CT74LS373功能表输 入 C D输出QL H HHL H LLL L QnH Z（高阻态）C下降沿锁存数据并

9、低电平保持三态控制端5.3.1 锁存器定义：用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码5.3.2 基本寄存器 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：8位寄存器CT74LS374的符号寄存器集成芯片有多种，TTL集成电路有74LS174、74LS378、74LS374、74LS575、74LS824、74LS822等，CMOS集成电路有4076、40174、HC374等。 单向移位寄存器 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出；串

10、行输入、串行输出；并行输入、串行输出；串行输入、并行输出。十分灵活。串行输入串行输出并行输出“1011”101100001DC1R1DC11DC1FF0FF2FF1CP1DC1FF3RRRQ1DIQ2Q3Do清0Q0用D触发器构成的移位寄存器5.3.3 移位寄存器移位寄存器中数码移位情况波形图12345678CP10111100111DIQ0Q1Q2Q38位移存器CT74LS164的符号输 入输 出CPA BQA QB QC QHLL L L L HL QAnQBnQCnQHnHH HH QAnQBnQGnHL L QAnQBnQGnH LL QAnQBnQGn8位移存器CT74LS164功能

11、表 8位移存器CT74LS199符号 双向移位寄存器双向移位存器CT74LS198RDS1S0工作状态0XX置零100保持101右移110左移111并行输入数据输入和移动功能都在脉冲的上升沿触发输 入输 出方式S1S0CP串行DSL DSR并行AHQA QB QG QHL L L L LH L QAnQBnQGnQHnHH H a ha b g hHL H HH QAnQFnQGnHL H LL QAnQFnQGnHH LH QBn QCnQHn HHH LL QBn QCnQHn LHL L QAnQBnQGnQHnRDS1S0工作状态0XX置零100保持101右移110左移111并行输入7

12、4LS194A功能表位移存器CT74LS194 的功能与CT74LS198相同，只是位数是4位 1、显示数据锁存器 （用于控制显示时间）译码显示锁存电路 是三态输出控制，低电平有效，即此端加低电平时输入数据能到达输出端，加高电平时8个输出均呈高阻态；C是8个锁存器的锁存控制输入端，C下降沿锁存数据并低电平保持，C为高电平时不锁存，输入数据直达输出端。 5.3.4 寄存器的应用锁存控制信号的高电平出现的时间应当较短，低电平维持时间应能足够看清显示数据 2、缓冲器 缓冲器在数字系统中用途很多：（1）如某器件带负载能力有限，可加一级带驱动器的缓冲器；（2）前后级间逻辑电平不同，可用电平转换缓冲器加以

13、匹配；（3）逻辑极性不同或需要将单极性变量转换为互补变量时，加反相缓冲器；（4）需要将缓变信号变为边沿陡峭信号时，加带施密特电路的缓冲器；（5）数据传输和处理中不同装置间速度和时间不同时，加一级缓冲器进行弥补；当然还有其他用途。8位数据缓冲器5.4.2 异步计数器 5.4.3 N进制计数器 5.4.4 计数器应用举例 5.4.1 同步计数器 5.4 计数器 计数器的定义：在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器是一个周期性的时序电路，其状态图有一个闭合环，闭合环循环一次所需要的时钟脉冲的个数称为计数器的模值M。由n个触发器构成的计数器，其模值M一般应满足2n-1M2n。计数器

14、的分类：按触发器是否同时翻转来分，有异步、同步两大类； 按计数过程中数值的增减来分，有加法、减法、可逆计数器三类；按计数器中数字的编码方式分类，分为二进制计数器、二十进制计数器、循环码计数器等；按计数容量（模值）来分，有二进制、十进值和任意进制计数器。计数器的作用：除了用于直接计数外，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。1同步二进制计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：5.4.1 同步计数器 同步二进制加法计

15、数器 分析：驱动方程和输出方程状态方程状态表0 0 0 0 0 0 0 1 0 0 1 00 0 1 10 1 0 0 0 1 0 10 1 1 00 1 1 101100110000000000001111000000001011001101010101000011110111111101 0 0 0 1 0 0 1 1 0 1 01 0 1 11 1 0 0 1 1 0 11 1 1 01 1 1 11010101000000001Q2Q1Q0C0001100000001000110101010001100111000010001010101111001101111011110000100

16、100000000000000 画波形图fCP1/2fCP1/4fCP1/8fCP设初态为Q3Q2Q1Q0=0000。1/16fCPCPQ2Q1Q0C12345678910111213141516Q3同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：2、同步十进制计数器加法计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个cp电路状态回到0000。CP电路状态Q3Q2Q1Q000000100012001030011401005010

17、160110701118100091001100000分析：驱动方程和输出方程状态方程状态表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 0 0 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 0 1 1 0 11 1 1 01 1 1 100011110000111100000000110101010101010101010101001100110001100110000000010101010状态图具有自启动能力。波形图CPQ0Q1Q2Q312345678910设初态为Q3Q2Q1Q0=0000。2、异步计

18、数器二进制计数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。原则：每一位从“1”变“0”时，向高位发出进位，使高位翻转异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每一位从“0”变“1”时，向高位发出进位，使高位翻转异步十进制加法计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010 1111这六个状态12345678910J=0J=1J=0J=K=1J=1J=074LS161/ 74LS16134位同步二进制加法计数器CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且ET=EP=1时，按照4位自然二进制码进行同步二进制计数

19、。CR=LD=1且ETEP=0时，计数器状态保持不变。74LS163, 74LS160的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 74LS160是十进制计数器 74LS191同步16进制加/减计数器（单时钟方式）74LS190和74LS191的引脚排列相同，不同之处是74LS190是十进制计数器 74LS193同步16进制加/减计数器（双时钟方式）74LS192和74LS193的引脚排列相同，不同之处是74LS192是十进制计数器 CT74LS293异步4位二进制加法计数器CT74LS290异步二五十进制加法计数器 CT74LS197异步4位二制加法计数器CT7

20、4LS196异步二五十进制加法计数器5.4.3 N进制计数器 集成计数器绝大多数都是二进制和十进制计数器，除十进制之外的非二进制计数器，可以用二进制和十进制计数器加以改造来实现，而对于计数模值较大的计数器需将多个计数器级联实现。 计数模M2i的计数器统称为非二进制计数器，也称为N进制、任意进制计数器，十进制也属于此类。 假定已有的芯片是N进制计数器，需实现的是M进制计数器。分两种情况考虑： (1)MN1、N M原理：计数循环过程中设法跳过N-M个状态。具体方法：置零法 置数法74LS160、74LS161 为异步清零同步计数器74LS160、74LS161、74LS162、 74LS16374

21、LS160、74LS162为十进制计数- 同步预置端C - 为进位输出端，74LS162、74LS163 为同步清零74LS161、74LS163为十六进制（4位2进制）计数同步计数、同步置数管脚完全相同其中CP 计数时钟- 同步或异步清0端D0、D1、D2、D3 - 并行预置数Q3、Q2、Q1、Q0 数据输出端EP 、ET 使能端例：试利用同步十进制计数器74160接成同步六进制计数器，并画出全状态图采用异步置零法异步置零法100001111001101010111100110111101111改进电路采用同步置数法 1000011110011100110111101111011010101

22、011采用同步置数法 例：用74161实现十二进制计数器。解：74161是具有异步清零和同步置数功能的加法计时器。异步清“0”法SMS12 即Q3Q2Q1Q01100&11CP1100111111011110例：用74161实现十二进制计数器。解：74161是具有异步清零和同步置数功能的加法计时器。同步置数法预置数：D3D2D1D0=0000SM-1S11 即Q3Q2Q1Q01011CP11&1100110111111110同步置数法预置数：D3D2D1D0=0011110111001011101010011000011101100101010000111110Q3Q2Q1Q0预置信号11CP

23、&1 1 0 00000000100101111进位C置数法N=16，M=12，NM=4即 D3D2D1D0=01001CP10 0 1 0100000001001000111）整体清“0”法或整体置数法基本思路：先将n片计数器级联组成Nn（NnM）进制计数器，计满M个状态后，采用整体清“0”或整体置数法实现M进制计数器。2）分解法基本思路：将M=M1M2Mn，其中M1、M2、Mn均不大于N，则用n片计数器分别组成M1、M2、Mn进制的计数器，然后级联即可构成M进制计数器。芯片级联的方式：串行进位方式：以低位片的进位输出信号C作为高位片的时钟输入信号CP 。并行进位方式：以低位片的进位输出信号

24、C作为高位片的工作状态控制信号EP和ET。2、N M必须将多片计数器级联。例：串行进位方式（异步计数器）并行进位方式（同步计数器）试用74160组成百进制计数器。例：试用两片74160实现54进制计数器。解：M=54，74160是具有异步清零、同步置数的十进制计数器。整体置数法计数：053。530 1 0 1 0 0 1 1 Q3Q2Q1Q0分解法M=54=69，用两片74160分别构成六进制和九进制，然后级联即可。六进制九进制例5-12 用2片SN74LS390及必要的逻辑门组成一个8421BCD码60进制计数器。例5-13 用异步法级联CT74LS160组成一个8421BCD码365进制计

25、数器。例5-14 用同步法级联CT74LS162组成一个8421BCD码365进制计数器。例：分析如图给出的电路，说明两片之间是多少进制。解：052H，83进制计数器3、移存型计数器序号S(t)Q3 Q2 Q1 Q0N(t)Q3 Q2 Q1 Q000 0 0 10 0 1 010 0 1 00 1 0 020 1 0 01 0 0 031 0 0 00 0 0 1环形计数器序号S(t)Q3 Q2 Q1 Q0N(t)Q3 Q2 Q1 Q000 0 0 00 0 0 110 0 0 10 0 1 120 0 1 10 1 1 130 1 1 11 1 1 141 1 1 11 1 1 051 1

26、1 01 1 0 061 1 0 01 0 0 071 0 0 00 0 0 0扭环形计数器补充例题：由CT74LS161及门电路组成的时序电路如图所示。要求： 分析该电路的功能,说明电路分别为几进制。CT74LS161为4位二进制加法计数器,其功能表见下表。分别画出当M=1和M=0时的状态转换图； 解： 1.由 的表达式可知，在外加输入信号M=1的情况下，当计数器计到Q3Q2Q1Q0=1100时， 有效。而在M=0的情况下，计数器的状态计到Q3Q2Q1Q0=1111时，CO=1，此时 才有效。据此即可画出电路的状态转换图，进而观察出电路的功能。 分析电路功能：当M=0时,电路为模8计数器。当

27、M=1时,电路为模5计数器。该电路为一可变模计数器。M=0的状态转换图M=1的状态转换图CPCP为秒脉冲(周期为1秒)24进制计数器60进制计数器60进制计数器ag7744874487448744874487448QDQA秒显示0059秒分显示0059分小时显示0023小时显示译码器数码管计数器应用举例电子表电路四、移位寄存器型计数器1、环形计数器1、环形计数器2、扭环形计数器5.5 时序逻辑电路的设计逻辑电路图输出方程驱动方程状态方程状态转移表状态转移图时序图分析功能触设计要求原始状态图(状态表)最简状态图(状态表)状态编码输出方程驱动方程逻辑电路图状态简化状态分配发器选型自启动检查逻辑抽象

28、状态方程解:(1)建立原始状态图和状态表 分析题意， 确定输入、 输出变量。 设置状态。 首先确定有多少种信息需要记忆， 然后对每一种需要记忆的信息设置一个状态并用字母表示。 确定状态之间的转换关系， 画出原始状态图， 列出原始状态表。例：设计一个串行数据检测电路，当连续输入3个或3个以上“1”时，电路输出为“1”，其它情况下输出为“0”。例如： 输入X 101100111011110输出Z 000000001000110分析题意，规定如下： S0： 初始状态， 表示电路还没有收到一个有效的1。 S1： 表示电路收到了一个1的状态。 S2： 表示电路收到了连续两个1的状态。 S3： 表示电路收

29、到了连续三个1的状态。S0S1S2S3设电路开始处于初始状态为S0。1/0X/Z1/01/11/10/00/00/00/0建立原始状态图(2)状态化简 凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。等价状态可以合并。最简状态表QnQn+1/ZX=0X=1S0S0/0S1/0S1S0/0S2/0S2S0/0S2/1QnQn+1/ZX=0X=1S0S0/0S1/0S1S0/0S2/0S2S0/0S3/1S3S0/0S3/1S0S1S2S31/0X/Z1/01/11/10/00/00/00/0QnQn+1/ZX=0X=1S0S0/0S1/0S1S0/0S2/0S2S0/0S2

30、/1S0=00S1=01S2=10(3)状态分配 状态分配是指将状态表中每个状态赋以适当的二进制代码，得到代码形式的状态表（二进制状态表）。n位二进制数共有2n种不同代码，若需要分配的状态数为M，则即n为选择的触发器的个数。本例中，M=3，所以取n=2，需2个触发器。状态表选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案。(4)触发器选型，求时钟、输出、状态、驱动方程输出方程状态方程比较，得驱动方程：状态方程（法2）将无效状态11代入输出方程和状态方程计算：电路能够自启动。(5)检查自启动能力，画逻辑电路图电路的完整状态转换图：X/ZQ1Q0逻辑电路图：例：用JK触发

31、器设计一个3位扭环形计数器。其状态转移关图如图所示。000100110111011001Q3Q2Q1解：列状态表0 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 11 0 01 1 01 1 10 1 10 0 10 0 0 求状态、驱动方程比较，得驱动方程：求状态、驱动方程（法2）检查自启动能力，画逻辑电路图1 0 10 1 00 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 11 0 01 1 01 1 10 1 10 0 10 0 0 000100110111011001Q3Q2Q10101010逻辑电路图法2 补充例题1：设计一个同步五进制计数器。 （用FFD，不考虑自启动和进位）。无输入、无输出。解：画状态图：Present state初态Net state次态ABBCCDDEEAPresent state初态Net state次态000001010011100001010011100000用三个触发器。列状态表：状