存储器系统与接口

1、存储器系统与接口第1页，共74页，2022年，5月20日，16点6分，星期二5.1 存储器系统概述主要内容：半导体存储器的分类及特点储存系统的一般概念（现代储存系统）存储器系统及其主要技术指标第2页，共74页，2022年，5月20日，16点6分，星期二一、有关存储器几种分类 按构成存储器的器件和存储介质分类 半导体存储器 磁盘和磁带等磁表面存储器 光电存储器 由于半导体存储器具有存取速度快、集成度高、体积小、功耗低、应用方便等优点，在此我们只讨论半导体存储器。也称内存外存，辅存内存，主存第3页，共74页，2022年，5月20日，16点6分，星期二按存取方式分类 随机存储器RAM (Random

2、 Access Memory) 只读存储器ROM（Read-Only Memory） RAM和ROM是我们讨论的重点第4页，共74页，2022年，5月20日，16点6分，星期二半 导 体 存 储 器静态随机SRAM动态随机DRAM一次性编程 PROM可擦除 EPROM紫外光擦除 UREPROM电擦除 EEPROM读写存储器 RAM只读存储器 ROM双极型MOS掩膜ROM可编程ROM 图 半导体存储器分类第5页，共74页，2022年，5月20日，16点6分，星期二二 多层存储结构概念 （现代） 1、核心是解决容量、速度、价格间的矛盾，建立起多层存储结构。 将两个或两个以上速度、容量和价格各不相同

3、的存储器用硬件、软件或软硬件相结合的方法连接起来构成存储系统。第6页，共74页，2022年，5月20日，16点6分，星期二价格，容量，速度，构成最佳性价比的储存系统第7页，共74页，2022年，5月20日，16点6分，星期二2、 Cache主存层次 Cache存储系统速度接近于Cache,容量接近于主存 ；CacheCPU主存辅助硬件在主存和CPU之间设置高速缓存，构成Cache主存存储层次，Cache由硬件来实现，要能跟得上CPU的要求。解决速度与成本间的矛盾第8页，共74页，2022年，5月20日，16点6分，星期二Cash储存系统要点：命中率H，CPU从速度较高的存储器中访问到数据的概率

4、。程序访问局部化原理：指令是连续分布的；数据和变量的安排相对集中；循环程序和自程序的重复运行。对局部化的数据频繁访问。Cash由高速SRAM构成，存取时间为ns主存由动态存储器组成，存取时间为几十ns指令数据的预取技术，同时读取多字节指令或数据，可以有效提高命中率。从而提高内存的存取速度。T=H*T1+（1-H）*T2现代微机的Cash和内存空间比1：128，命中率90%以上。第9页，共74页，2022年，5月20日，16点6分，星期二3、 主存辅存层次 ： 虚拟存储系统辅助软硬设备主存辅存通过软硬件结合，把主存与辅存统一成一个整体，形成主存辅存存储结构。程序员可以统一编址，构成虚拟储存容量，

5、解决容量与成本间的矛盾。速度接近于内存,容量接近于辅存 ；区别实存容量第10页，共74页，2022年，5月20日，16点6分，星期二虚拟储存系统要点：命中率H，CPU从速度较高的存储器中访问到数据的概率。程序访问局部化原理：指令是连续分布的；数据和变量的安排相对集中；循环程序和自程序的重复运行。对局部化的数据频繁访问。主存系统由Cash构成，存取时间为ns辅存多由磁表面存储器组成，存取时间为ms磁表面储存是以扇区（512B）为单位访问的有效提高命中率。从而提高内存的存取速度。C=（C1*S1+C2*S2）/（S1+S2）第11页，共74页，2022年，5月20日，16点6分，星期二三、 主存储

6、器的主要技术指标存储容量存取时间（Memory Access Time）储存周期（Memory Cycle Time)可靠性功耗等 第12页，共74页，2022年，5月20日，16点6分，星期二（1） 容量存储容量 存储器可以容纳的二进制信息量称为存储容量（寻址空间，由CPU的地址线决定）. 实际存储容量：在计算机系统中具体配置了多少内存。 常用单位：MB、GB、TB其中：1kB=210B 1M=210kB=220B 1GB=210MB=230B 1TB=210GB=240B第13页，共74页，2022年，5月20日，16点6分，星期二（2）. 存取时间存取时间又称存储器访问时间。指启动一次存

7、储器操作到完成该操作所需的时间 tA。（3）. 存取周期存取周期是连续启动两次独立的存储器操作所需的最小的时间间隔TC，一般TCtA 。第14页，共74页，2022年，5月20日，16点6分，星期二（4）可靠性 可靠性是用平均故障间隔时间来衡量（MTBF, Mean Time Between Failures） （5） 功耗 功耗通常是指每个存储元消耗功率的大小 第15页，共74页，2022年，5月20日，16点6分，星期二5.2 随机储存器RAM（ROM）掌握：SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接（接口）存储器扩展技术第16页，共74页，2022年，5月20日，16

8、点6分，星期二DRAM通常用单管组成基本存储电路，存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。集成度高SRAM，存储单元由双稳电路构成，存储信息稳定。SRAM通常有6管构成的双稳态触发器作为基本存储电路，速度快一. 特点现代微机中多使用DRAM，8086/8088多使用SRAM第17页，共74页，2022年，5月20日，16点6分，星期二（1） 静态存储单元SRAM 图中T1T2是工作管，T3T4是负载管，T5T6是控制管，T7T8也是控制管，它们为同一列线上的存储单元共用。不需要刷新，简化外围电路。二、主存储器的基本组成第18页，共74页，

9、2022年，5月20日，16点6分，星期二（2）动态存储单元DRAM (1) 每次读出后，内容被破坏，要采取恢复措施，即需要刷新，外围电路复杂。(2) 集成度高，功耗低。第19页，共74页，2022年，5月20日，16点6分，星期二（3）、储存体-RAM基本储存电路有规则的组合起来构成储存体。外围电路 a. 地址译码器 b. 读/写控制及I/O电路 c. 片选控制CS储存体和外围电路构成储存器RAM控制逻辑电路第20页，共74页，2022年，5月20日，16点6分，星期二（4）SRAM常用芯片介绍 不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM

10、芯片如Intel 2114（1K 4位），6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）-8256等。 位结构决定了数据线的数量，容量结构决定了地址线的数量。 例如将10241位的芯片组成1024B的储存空间，需要8块芯片；需要10根地址线。 8位芯片常用！62128: 16K8位 (14根地址线) 62256: 32K 8位 (15根地址线)第21页，共74页，2022年，5月20日，16点6分，星期二1 2 3 4 5 6 7 8 9 10 11 12 13 1428 27 26 25 24 23 22 21 20 19 18 17 16 1

11、56264 NC A4 A5 A6 A7 A8 A9 A10 A11 A12I/O1 I/O2 I/O3GNDVCCWE CE2 A3 A2 A1 OE A0 CE1 I/O8 I/O7 I/O6 I/O5 I/O4 表4.1 6264的操作方式I/O1 I/O8 IN写 1100OUT读 0101高阻输出禁止1101高阻未选中0高阻未选中1I/O1 I/O8方式 WE CE1CE2OE 图 SRAM 6264引脚图第22页，共74页，2022年，5月20日，16点6分，星期二图4.8为SRAM 6264芯片的引脚图，其容量为8K8位，即共有8K（213）个单元，每单元8位。因此，共需地址线1

12、3条，即A12A0；数据线8条即I/O8I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM 6264的操作方式，如表4.1所示。第23页，共74页，2022年，5月20日，16点6分，星期二（5）DRAM常用芯片介绍 P207 典型的静态RAM芯片如Intel 2116（16K 1位），21256（256K1位）。 行列地址分时传送，共用一组地址信号线；地址信号线的数量仅。为同等容量SRAM芯 片的一半。 1位芯片常用！第24页，共74页，2022年，5月20日，16点6分，星期二读命令DRAM 2164A 的数据读出时序图第25页，共74页，2022年，5月20日，16点6分，星期

13、二DRAM芯片2164A12345678161514131211109NCDINWERASA0A1A2GNDVCCCASDOUTA6A3A4A5A7第26页，共74页，2022年，5月20日，16点6分，星期二主要引线RAS：行地址选通信号。用于锁存行地址；CAS：列地址选通信号。地址总线上先送上行地址，后送上列地址，它们分别在RAS和CAS有效期间被锁存在锁存器中。DIN： 数据输入DOUT：数据输出WE=0 数据写入WE=1 数据读出WE：写允许信号第27页，共74页，2022年，5月20日，16点6分，星期二图4.17 EPROM的基本存储电路和FAMOS结构PPSD SIO2 SIO2

14、+N基底源极漏极多晶硅浮置栅字选线浮置栅 场效应管位线(a) EPROM的基本存储结构(b) 浮置栅雪崩注入型场效应管结构（6）EPROM 基本储存电路 P214第28页，共74页，2022年，5月20日，16点6分，星期二特点：(1) 可以多次修改擦除。 (2) EPROM通过紫外线光源擦除(编程后，窗口应贴上不透光胶纸)。 (3) E2PROM电可擦除。第29页，共74页，2022年，5月20日，16点6分，星期二 典型的EPROM芯片 常用的典型EPROM芯片有：2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K

15、8）等。 第30页，共74页，2022年，5月20日，16点6分，星期二VCCPGM NC A8 A9 A11 OE A10 CE D7 D6 D5 D4 D3 1 2 3 4 5 6 7 8 9 10 11 12 13 1428 27 26 25 24 23 22 21 20 19 18 17 16 152764VPP A12 A7 A6 A5 A4 A3 A2 A1 A0D0 D1 D2GND封装及引脚2764封装图 A0A12 地址输入，213=8192=8K D0D7 双向数据线 VPP 编程电压输入端 OE 输出允许信号 CE 片选信号 PGM 编程脉冲输入端，读数据 时，PGM=1

16、Intel-2764芯片是一块8K8bit的EPROM芯片，如图所示：第31页，共74页，2022年，5月20日，16点6分，星期二2764操作方式2764中第26脚为NC，若改为A13，则为27128芯片封装图第32页，共74页，2022年，5月20日，16点6分，星期二EPROM和SRAM的相应型号器件完全兼容，如2764和6264引脚完全兼容。与系统连接和RAM使用相同的方法。编成脉冲PGM和Vpp都连接在+5V。图5-28 p215第33页，共74页，2022年，5月20日，16点6分，星期二三. SRAM芯片应用(EPROM) 数据总线控制总线CPU 地址总线 存 储 器 图 CPU

17、与存储器连接示意图 第34页，共74页，2022年，5月20日，16点6分，星期二 82848282存储器8286I/O接口VccVccCLKMN/MXRDWRIO/MALEA16-A19AD0-AD15DT/RDENINTAINTRREADYRESET8088CPUSTBTOE数据总线地址总线OE8088最小组态系统配置图时钟发生器在最小模式系统中，还需加入：1片8284A3片8282/82831片8286/ 8287第35页，共74页，2022年，5月20日，16点6分，星期二一般指存储器的WE、OE、CS等与CPU的RD、WR、M/IO 等相连，不同的存储器和CPU连接时其使用的控制信号

18、也不完全相同。1. 控制信号的连接难点：片选！第36页，共74页，2022年，5月20日，16点6分，星期二2、存储器地址译码方法（地址线连接） 片内寻址，取决于储存芯片的地址线数。如6264，需要13根地址线。 片选一般由高位地址线产生。如6-7根高位线。决定了该芯片的地址范围。 片选信号的掌握是重要的部分。（1）.片选控制的译码方法 常用的片选控制译码方法有线选法、全译码法、部分译码法等。 第37页，共74页，2022年，5月20日，16点6分，星期二CPU中用于“选片”的高位地址线(即存储器芯片未用完地址线)若一根连接一组芯片的片选端。这种方法称之为线选法。该根线经反相后，连接另一组芯片

19、的片选端，这样一条线可选中两组芯片。也叫线选法。（2）译码方法线选法例：用2764组成16kB的rom空间，令A13和A14分别接芯片甲和乙的片选端。可能的选择只有10（选中芯片甲）和01（选中芯片乙）。 第38页，共74页，2022年，5月20日，16点6分，星期二芯片 A19 A15 A14 A13 A12 A0 一个可用的地址范围 甲 1 0 全0全1 04000H05FFFH 乙 0 1 全0全1 02000H03FFFH A12A0 2764 （甲）2764 （乙）A14 A13 CECE例：令A13和A14分别接芯片甲和乙的片选端。可能的选择只有10（选中芯片甲）和01（选中芯片乙

20、）。 A19A15因未参与对2个2764的片选控制，故其值可以是0或1（用x表示任取），这里，假定取为全0，则得到了两片2764的地址范围如图中所示，显然2片2764的重叠区各有25=32个。 第39页，共74页，2022年，5月20日，16点6分，星期二用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。（3）译码方法全译码法第40页，共74页，2022年，5月20日，16点6分，星期二SRAM 6264 全地址译码连接A13A14A15A16A17A18A19D0 D7A0A12 WR RD+5VD0 D7A0A12WEOECE2CS11。1。&.6264

21、图5-7第41页，共74页，2022年，5月20日，16点6分，星期二 A19-A13为0011111时该片6264工作所以该芯片存储单元的地址范围是3E000H到3FFFFH1。1。+若译码电路改为右图A19A13.CS2CS1-5V C0000H 到 C1FFFH第42页，共74页，2022年，5月20日，16点6分，星期二应用举例 （?地址范围）D0D7A0A12WEOECS1CS2A0A12 WR RDD0D7A19G1G2AG2BCBA&A15A14A13A18A17A16VCCY0626474LS138&+图5-8第43页，共74页，2022年，5月20日，16点6分，星期二 A1

22、9-A13为0011 100时该片6264工作所以该芯片存储单元的地址范围是38000到39FFFH第44页，共74页，2022年，5月20日，16点6分，星期二部分地址译码用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。下例使用高5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。第45页，共74页，2022年，5月20日，16点6分，星期二部分地址译码例A19A17A16A15A14A13&+6264CS1地址总线A18没有参与地址译码，所以只要其它地址线信号满足译码电路无论A18是何状态都可使后面连接的

23、6264工作第46页，共74页，2022年，5月20日，16点6分，星期二部分地址译码例两组地址： F0000HF1FFFH B0000HB1FFFHA19A17A16A15A14A13&+6264CS1第47页，共74页，2022年，5月20日，16点6分，星期二部分地址译码例D0 D7A0A12WEOECS2CS1D0 D7A0A12 WR RDA13A14A15A17A19.+5V&。6264图5-10第48页，共74页，2022年，5月20日，16点6分，星期二地址总线A18和A16没有参与地址译码，所以只要其它地址线信号满足译码电路无论A18和A16是何状态都可使后面连接的6264工

24、作四组地址 AE000H 到 AFFFFH BE000H 到 BFFFFH EE000H 到 EFFFFH FE000H 到 FFFFFH 第49页，共74页，2022年，5月20日，16点6分，星期二地址线的连接存储芯片在内存中的地址分配是由地址线的连接决定片内寻址的地址线决定地址的范围参与片选的地址线决定地址的位置没有参与片选的地址线决定了地址的重叠个数。第50页，共74页，2022年，5月20日，16点6分，星期二 3、8088系统的存储器接口设计基本技术 存储器地址译码电路的设计一般遵循如下步骤：（1）确定存储器在整个寻址空间中的位置；（2）根据所选用存储芯片的容量，画出地址 分配图或

25、列出地址分配表；（3）根据地址分配图确定译码方法和电路连接；第51页，共74页，2022年，5月20日，16点6分，星期二应用举例将SRAM 6264芯片与系统连接，使其地址范围为：78000H79FFFH。使用74LS138译码器构成译码电路。习题5.7 20000H8BFFFH，共有多少字节？第52页，共74页，2022年，5月20日，16点6分，星期二6264RAMA12A0D7D0WR OE CSA12|A0D7|D0RDWRIO/MA197800079FFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A18A14A1374LS138&A16A17A15第53页，共74页，20

26、22年，5月20日，16点6分，星期二应用举例D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7A19G1G2AG2BCBA&A18A14A13A17A16A15VCCY4SRAM 6264第54页，共74页，2022年，5月20日，16点6分，星期二应用举例（6116）例5-1用存储芯片6116构成一个4KB的存储器，地址范围78000H78FFFH。习题5.7 20000H8BFFFH，共有多少字节？第55页，共74页，2022年，5月20日，16点6分，星期二6116RAMA10A0D7D0WR OE CSA10|A0D7|D0RDWRIO/MA1578000787

27、FF7880078FFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A13A12A1174LS1386116RAMA10A0D7D0WR OE CS&A16A17A18+A19A14第56页，共74页，2022年，5月20日，16点6分，星期二应用举例（6116）RWD0D7A0A10OED0D7A0A10MEMWMEMRRWD0D7A0A10OED0D7A0A10MEMWMEMRA19A14A18A17A16A15A13A12A11G1G2BG2ACBA&.&+74LS138CSCSY1Y061166116第57页，共74页，2022年，5月20日，16点6分，星期二习题5.11 某

28、系统用2764ROM和6264RAM芯片构成16KB内存，其中ROM的地址范围为0FE000FFFFFH，RAM的地址为0F0000F1FFFH。用138译码器，设计并画出储存器和CPU的连接图，并标出总线信号名称。第58页，共74页，2022年，5月20日，16点6分，星期二6264RAMA12A0D7D0WR OE CSA12|A0D7|D0RDWRIO/MA19F0000F1FFFF2000F3FFFF4000F5FFFF6000F7FFFF8000F9FFFFA000FBFFFFC000FDFFFFE000FFFFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A15A14A13

29、74LS1382764EPROMA12A0D7D0OE CS&A16A17A18第59页，共74页，2022年，5月20日，16点6分，星期二四. 储存器扩展技术 位扩展字扩展字位扩展用多片存储芯片构成一个需要的内存空间，它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中-存储器的扩展。第60页，共74页，2022年，5月20日，16点6分，星期二位扩展存储器的存储容量等于： 单元数每单元的位数当构成内存的存储器芯片的字长小于内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。字节数字长第61页，共74页，2022年，5月20日，16点6分，星期二位扩展例用8片216

30、4A芯片构成64KB存储器。LS158A0A7A8A152164A2164A2164ADBABD0D1D7A0A7第62页，共74页，2022年，5月20日，16点6分，星期二字扩展地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。 用户自己购买内存条进行扩展是什么扩展？第63页，共74页，2022年，5月20日，16点6分，星期二字扩展例用SRAM 6116芯片构成4KB的存储器分析: 1、6116的容量 2、所要6116的片数 3、至少需要多少地址线 4、片内寻址多少根；片选至少多少

31、根？ 第64页，共74页，2022年，5月20日，16点6分，星期二字位扩展根据所需要容量及芯片容量确定所需存储芯片数；先进行位扩展以满足字长要求；再进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为M N的存储器，需要的芯片数为： （M / L） （N / K）第65页，共74页，2022年，5月20日，16点6分，星期二字位扩展例用DRAM 2164芯片构成128KB的内存。 分析：1、根据2164的容量和字长确定所要 的片数？16 2、至少需要多少根地址线 3、片内寻址多少根；片选至少多少根？ 片内寻址需要通过选择器分时传送。 第66页，共74页，2022年，5月20日，

32、16点6分，星期二实验环境 DVCC实验箱采用8088CPU,用两片62256构成RAM储存，地址范围为00000H-0FFFFH；用27512构成ROM，地址范围为F0000HFFFFFH。请画出硬件连接图。第67页，共74页，2022年，5月20日，16点6分，星期二62256RAMA15A0D7D0WR OE CSA15|A0D7|D0RDWRIO/MA190000007FFF08FFF0FFFF1000017FFF18FFF1FFFF2000027FFF28FFF2FFFF3000037FFF38FFF3FFFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7A17A16A1574LS13827512EPROMA15A0D7D0OE CSIO/M800008FFFF900009FFFFA0000AFFFFB0000BFFFFC0000CFFFFD0000DFFFFE0000EFFFFF0000FFFFFCBAGG2BG2AY0Y1Y2Y3Y4Y5Y6Y7