VHDL14-15试卷部分题目_第1页
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文档简介

1、一、填空题（15*1=15分）1. 构造体常用的三种描述方式分别是 、 和 。2.VHDL的基本单元为 和 。3.VHDL的客体包括 、 和 。4.PROCESS(d0，d1，sel)语句中的d0，d1，sel都是信号量，VHDL中又称 。5.“TYPE number IS INTEGER RANGE 255 DOWNTO 0；”，number为用户自定义的数据类型，number HIGH的属性值为 ，number RIGHT的属性值为 。6.设计数字系统时，采用从最底层开始到最高层设计完毕的方法称为 的设计方法。7.端口定义语句中，用 表示双向，用 说明该端口可输出信号也可以在构造体内利用该

2、信号。8.VHDL的实体声明部分指定了设计单元的 。二、选择题（15*2=30分）三、简答题（2*4=8分）1.分别从声明格式、赋值符号、赋值时间、作用范围等方面说明信号和变量有何区别。2.简述OUT和BUFFER在定义输出端口时的区别。四、程序改错题（2*3=6分）五、根据要求写VHDL语句（5*2=10分）1.avect是用STD_LOGIC_VECTOR数据类型定义的信号，写出把avect转换为整型的语句 。2.定义一名为s，数据类型为integer，约束区间为0-15，初始值为10的信号 。3.定义一枚举数据类型state，用于表示一个有限状态机的4个状态：idle、wr、rd、com

3、p 。4.定义一个一维数组tone，索引范围(0 to 63)，数据类型integer 。5.一个模块声明语句： COMPONENT AND2 IS PORT（i0，i1：IN STD_LOGIC； p：OUT STD_LOGIC)； END COMPONENT试写出例化该或门到当前设计的语句，其中i0，i1，p端口分别连接a，b，c信号 。六、四选一电路模块图如下，请填写适当语句。（6*2=12分）LIBRARY IEEE；USE IEEE.STD_LOGIC.1164.ALL；ENTITY mux4 IS PORT(a，b，i0，i1，i2，i3： ； q： ）；END mux4；ARCHITECTURE mux4_behave OF IS SIGNAL sel： ；BEGIN sel = q = q = q = q = q = NULL； END CASE； ；END mux4_behave；七、用VHDL语言描述具有使能端的3-8译码器（9分）。真值表输入输出ENAAAYYYYYYYY1XXX000000000000000000010001000000100010000001000011000010000100000100000101001000000110010000

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