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1、【Word版本下载可任意编辑】 串口通讯的Verilog设计 module SIMO(din,clk,rst,dout_ser); input din; /串行输入数据 input clk; /时钟信号 input vat; 复位信号 reg indata_buf; /输入缓冲存放器,存提取的有效位 reg dout_buf; /输出缓冲存放器,加了起停位 output reg dout_ser; /串行数据输出 reg nclk; /提取八位有效数据的采样时钟.是4倍于波特率的时钟 reg txclk; /发送数据时钟。发数据取11.2k的波特率 integer bitpos=7; /当前位
2、 parameter s0=0,s1=1,s2=2,s3=3; regstate; regcounter; /用来计算报头报尾中1的个数 reg tag,tag1; regcnt3; reg txdone=1b1;/一个字节数据传输完毕标志 *提取有效数据位并按串行通讯格式装载数据* always (posedge nclk or posedge rst) begin if(rst) begin state=0; counter=0; tag1=0; tag=0; indata_buf=8bz; dout_buf=10bz; bitpos=7; cnt3=0; end else case(st
3、ate) s0:begin tag=0;/表示数据没有装好 if(din) begin counter=counter+1; state=s0; if(counter=15)/如果检测到16个1则转入s1状态检测接下来的是不是0 begin state=s1; counter=0; end end else begin counter=0; state=s0; end end s1:if(!din)/如果是0的话,转入s2状态,提取八位有效数据 state=s2; else /否则转到s0状态重新检测 state=s0; s2:if(cnt3=3)/是否采集四次数据 begin cnt2=0;
4、 indata_buf=din; /先进来的是高位数据 bitpos=bitpos-1; if(bitpos=-1) begin bitpos=7;state=s3;end end else cnt3=cnt3+1; s3:begin tag1=tag; tag=1b1; /标志输入存放器满。说明已把有用数据装入存放器 if(tag&tag1)&txdone) /检测到tag的上升沿以及txdone为高才把输入缓冲数据放到输出缓冲去 dout_buf=1b1,indata_buf,1b0;/停止位,高位,低位,起始位 state=s0; end endcase end /*发送数据模块 reg
5、 state_tx=0; always(posedge txclk or posedge rst) begin if(rst) begin dout_ser=1bz; state_tx=0; txdone=1; end else case(state_tx) 0:begin dout_ser=dout_buf;state_tx=state_tx+1;txdone=1b0;end 1:begin dout_ser=dout_buf;state_tx=state_tx+1;end 2:begin dout_ser=dout_buf;state_tx=state_tx+1;end 3:begin d
6、out_ser=dout_buf;state_tx=state_tx+1;end 4:begin dout_ser=dout_buf;state_tx=state_tx+1;end 5:begin dout_ser=dout_buf;state_tx=state_tx+1;end 6:begin dout_ser=dout_buf;state_tx=state_tx+1;end 7:begin dout_ser=dout_buf;state_tx=state_tx+1;end 8:begin dout_ser=dout_buf;state_tx=state_tx+1;end 9:begin dout_ser=dout_buf;state_tx=state_tx+1;end endcase end endmodule 注:两个频率信号nclk、txclk由相应的分频程序产生。由于篇幅所限未在文中列出。 FPGA模块接收从RS-485发送过来的串行数据。25位为一个字符。数据的传输速率是700kbps,用四倍于波特率的速率开展采样,这样可以大大降低系统的噪声。数据的串行输出波特率选为11200bps。 由输入输出波形图
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