集成电路课件设计part3

1、 CMOS时序逻辑电路 时序逻辑电路，在任意给定时刻的输出值不仅与该时刻的输入值有关，而且与输入的历史或以前电路的工作状态有关。CMOS触发器电路2RS触发器 1.基本RS触发器结构1RSQQQQRS不能有“11”状态 1 1 0 0 1 1 1 0保持 0 0Q S R3RS触发器 1.基本RS触发器结构1RSQQQQRS不能有“11”状态RSQ00保持01110011VDDVDDQQSRCMOS电路图4RS触发器 1.基本RS触发器结构2RSQQQQRSCMOS电路图QQSRVDD不能有“00”状态5RS触发器 2.钟控RS触发器结构1RSQQQQRSCPCPCMOS电路图QSCPQRVD

2、DCPCP不能有“11”状态6RS触发器 2.钟控RS触发器结构2RSQQQQRSCPCPQQSRCPVDDCPCPCMOS电路图不能有“00”状态7RS触发器 2.钟控RS触发器结构3RSCPQQQQRSCPVDDCPCPCPCP=0为保持态，不能有“11”和“00”状态。R、S输入驱动能力要强于Q、Q的驱动能力。静态CMOS D触发器(1)电平触发D触发器(锁存器Latch)8DQQCPQQDCP高电平触发QDCPQDVDDCPCPQQDCPQQCPD低电平触发QQDDCPVDDCPCPQDVDDCPCPDCPQaD输入驱动能力要强于反相器a的驱动能力。静态CMOS D触发器(2)边沿触发

3、D触发器(主从D触发器)19下降沿（后沿）触发QQDCPDQQCPQQDQQCPQQ静态CMOS D触发器(2)边沿触发D触发器(主从D触发器)210上升沿（前沿）触发QQDCPDQQCPQQDQQCPQQ静态CMOS D触发器(2)边沿触发D触发器(主从D触发器)311前沿或后沿触发取决于时钟对传输门的控制。 D输入驱动能力要强于反相器c的驱动能力。 反相器b驱动能力要强于反相器e的驱动能力。动态CMOS D触发器12DCLKDQ保持保持保持保持数字电路的主要性能 电路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面积。1速度速度是指电路能够可靠工作时的最大频率。一个反相器的最大工作

4、频率可近似表达电路的速度越高，则电路在每秒内可以处理的数据量就越大。 一个数字电路中会有成千上万个电路单元，而每个电路单元由于其功能和设计的不同，它们的响应时间会有差异，因此最高时钟频率取决于响应最慢的电路单元或者最慢的通路(path)。 在电路设计中，最重要的任务之一是找出哪一个单元或者哪一条通路的响应时间最长，并且设法缩短它的响应时间以提高整个电路的工作速度。时钟信号在数字电路中常有一时钟信号来控制各个门电路的工作。一般希望电路的工作频率越高越好，但是当工作频率增大到一定时，必须考虑各个门电路是否有足够的时间完成响应。如果来不及响应，就会导致信息传播过程中发生错误。当时钟频率较低时，电路能

5、安全可靠地运行。当时钟频率接近于最大工作频率时，信号仍能正常地作出响应，即信号仍能达到规定的高电平和低电平。但当时钟频率超过最大工作频率时，响应信号就发生畸变，即响应信号在未达到规定的高电平时就开始下降，而下降时也不能达到规定的低电平。时钟信号数字电路的主要性能 2功耗 所有的电路都需要有直流电源供电，从电源中获得的能量在电路中将以热的形式耗散掉。由于硅材料的性质决定了晶体管的性能会随温度有明显的变化，因而通常电路的PN结温度不能超过200、(一般商用电路，其最高工作温度规定为65或75)，这样就对电路的总功耗有一限制。 电路的功耗有两种成分，一种是静态功耗，另一种是动态功耗。静态功耗取决于电

6、路处于稳定的逻辑状态时的电流，动态功耗则取决于在逻辑状态发生变化的过程中额外的那部分交流电流。 由于电路中器件数目增加时电路的功耗会随着加大，所以电路中每一器件的功耗必须设法设计得越小越好。数字电路的主要性能 3芯片面积 电路的物理版图尺寸将决定芯片面积的大小。芯片尺寸不仅影响成本，还会受到管壳容积的限制、出此尽可能采用最小的工艺尺寸来减小芯片而积。 一般来讲，要同时做到速度快、功耗低和面积小是很困难的，通常要做一些折衷，例如为了达到更快的速度，电路的功耗就只能大一些。最小面积晶体管 最小面积反相器2个最小面积晶体管逻辑面积=2 驱动能力1X驱动能力8X 的反相器2个面积较大的晶体管逻辑面积=

7、16驱动能力8XDesign for 1X NAND When N transistors be connected in series , the width of each transistor must be N. Logic area isDesign for nX NAND Design for 1X AOI Logic area isCMOS反相器瞬态特性对于MOS晶体管来讲，当加上栅电压时沟道会很快形成，因而其响应速度主要取决于电路中电容充放电的快慢。MOS晶体管所具有的电容如图所示。图中，CGS为栅极与沟道之间的平板电容。CS_sub和CD_sub为源和漏对衬底(或对阱)的PN

8、结电容。CMOS反相器 在CMOS反相器中，由于N管和P管的源极都接在固定电位上(即VDD和地电压)，所以源-衬底电容是不重要的。在输出节点上的所有电容也可以集中表示为负载电容CL。CL由以下几部分组成。（1）下一级的输入电容CIN。它是两个管子的栅电容之和，即如果本级(驱动级)的扇出为F，且连接的为同类门，则总的输入电容为FCIN。 (2)连线电容。它是由晶体管输出端到下一级栅极之间连线所产生的电容，连线可以由金属线或者多晶硅线构成。CMOS反相器(3)驱动级P沟和N沟MOS管漏对衬底(或对阱)PN结的耗尽层电容。当反相器的输入从逻辑1变为逻辑0时，N沟MOS管截止，电流将通过P沟MOS管对

9、CL充电，如图所示。假设输入和输出的上升时间相同，且输入端发生跃变，则输出端电平上升到VDD2的时间为CMOS反相器当反相器的输入从逻辑0跃变为逻辑1时，P沟MOS管截止，CL则通过N沟MOS管放电，如图所示。其电平降到VDD2的时间同样可表示为可以看出，如果 ，则上升边的延迟与下降边的延迟相同。如果N沟管和P沟管的W和L设计成相同，由于两管迁移率的差异，可以预计上升边的延迟将会比下降边的延迟大2至3倍。CL=1p时MOS管尺寸增大M125 5 7 100 100 PMOS L=1U W=150UM126 5 7 0 0 nMOS L=1U W=50ucl1 6 0 1pCMOS反相器我们可以通过加宽晶体管的宽度，达到提高反相器开关速度的目的，但这样做的结果是栅电容也跟着加大，从而使前一级的负载加大，所以需要全面加以考虑。 对于一个电学上完全对称的反相器，其传播延迟可以表示为这里它取决于工艺参数和电源电压。时间常数: RC For given driving ability, R is constantTime delay only rely on capacitors in the device .逻辑门的时间延迟Time delay for 1X INVTime delay for