可编程逻辑器件简介

第1章可编程逻辑器件简介（2)1.3基于乘积项的CPLD结构MAX7000可分为五块结构：逻辑阵列块，宏单元（Marocell)，扩展乘积项，可编程连线阵列（PIA)和I/O控制块(1)逻辑阵列块(LAB)图3-27-MAX7128S的结构(2)

宏单元的具体结构MAX7000系列PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2(3)扩展乘积项共享扩展乘积项结构并联扩展项馈送方式(4)可编程连线阵列不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。PIA信号布线到LAB的方式(5)I/O控制块EPM7128S器件的I/O控制块

左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。乘积项结构CPLD的逻辑实现原理

f=(A+B)*C*(D’)=A*C*D’+B*C*D’

CPLD将以下面的方式来实现

D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。一、ispLSI1016的结构和特点ispLSI1016是ispLSI1000系列中容量最小的器件，具备5V的在系统编程能力。1.ispLSI1016的主要特点：集成密度为2000等效门；是电擦写CMOS（EECMOS）器件；有44个引脚，其中32个是I/O引脚，4个是专用输入引脚；最大工作频率fmax=125MHz。2.ispLSI1016的结构框图——引脚图3.ispLSI1016的结构框图——功能框图返回1)集总布线区GRP（GlobalRoutingPool）该区位于芯片的中央，其任务是将所有片内逻辑联系在一起。2)万能逻辑块GLB（GenericLogicBlock）GLB位于GRP的两边，每边8块，共16块。每个GLB由与阵列、乘积项共享阵列、四输出逻辑宏单元和控制逻辑组成。GLB结构如下图：查看ispLSI1016功能框图GLB结构：GLB的与阵列有18个输入端，其中16个来自集总布线区GRP，2个由I/O单元直通输入。每个GLB有20个与门，形成20个乘积项，再通过4个或门输出。4输出宏单元有4个触发器，可被组态为组合输出或寄存器输出（通过编程组态）。3)输入输出单元IOC（InputOutputCell）查看ispLSI1016功能框图输入输出单元IOC是功能框图最外层的小方块，共32个（IN0~IN31）。该单元有输入、输出和双向I/O三类组态。可通过对控制输入输出三态缓冲器的使能端编程来选择。4)输出布线区ORP（OutputRoutingPool）输出布线区ORP是介于GLB和IOC之间的可编程互连阵列；ORP的输入是8个GLB的32个输出端；ORP的输出有16个，分别与该侧的16个IOC相连；通过对ORP编程，可以将任一个GLB输出灵活地送到16个I/O端的任何一个；在ORP的旁边还有16条通向GRP的总线，I/O单元可以使用，GLB的输出也可以通过ORP使用它，从而方便地实现了I/O端复用的功能和GLB之间的互连。查看ispLSI1016功能框图5)时钟分配网络CDN（ClockDistributionNetwork）查看ispLSI1016功能框图CDN的输入信号由三个专用输入端Y0、Y1、Y2提供；CDN的输出有五个，其中CLK0、CLK1、CLK2提供给GLB，IOCLK0和IOCLK1提供给I/O单元；时钟专用GLB（B0）的四个输出送至CDN，以建立用户定义的内部时钟电路。例如：将外加主时钟由Y0送入作为全局时钟CLK0，此全局时钟通过时钟专用GLB（B0）分频后送至CLK1、CLK2、IOCLK0、IOCLK1，则其它GLB或I/O单元可以工作在较低的频率上。6)大块结构（Megablock）ispLSI1016采用了一种分块结构，每8个GLB连同对应的ORP、IOC等构成一个大块。此外，每个大块中还包括2个专用输入端，仅供本大块内的GLB使用，靠软件自动分配。ispLSI1016共有两个大块。查看ispLSI1016功能框图1.4基于查找表结构（LUT)的FPGA结构

查找表（Look-Up-Table)的原理与结构

查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个SRAM(静态随机读写存储器）。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的SRAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入SRAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

静态随机存储器(SRAM)

基本结构。SRAM主要由存储矩阵、地址译码器和读/写控制电路三部分组成，其框图如图所示。图SRAM的基本结构SRAM的静态存储单元。

图SRAM存储单元(a)六管NMOS存储单元；(b)六管CMOS存储单元查找表FPGA查找表单元内部结构FPGA查找表单元：4输入与门的例子FLEX10K系列器件图FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC...连续布线和分段布线的比较连续布线=每次设计重复的可预测性和高性能连续布线(Altera基于查找表（LUT）的FPGA)LABLE...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块(1)逻辑单元LE图3-35LE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4(1)逻辑单元LE图3-36进位链连通LAB中的所有LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT(1)逻辑单元LE两种不同的级联方式“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2ns(2)逻辑阵列LAB是由一系列的相邻LE构成的图FLEX10KLAB的结构图(3)快速通道(FastTrack)(4)I/O单元与专用输入端口图IO单元结构图EAB的大小灵活可变通过组合EAB可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB可配置为深度达2048的存储器EAB的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5)嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。图用EAB构成不同结构的RAM和ROM

输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟1.4选择CPLD还是FPGA？

CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20－30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑，因此，CPLD适合用于设计译码等复杂组合逻辑。但FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，CPLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于CPLD。所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。CPLD与FPGA比较主要特性CPLDFPGA结构类似PAL类似门阵列速度快，可预测取决于应用密度低到中等中等到高互连纵横条路径选择功耗高/门低/门选择器件密度和I/O：（逻辑密度和I/O）。性能：确定满足您的系统时序要求所需要的器件速度级别。电压和功耗：不同的系列具有不同的电压（电源和I/O）和功耗要求（静态和动态）。封装：多种封装形式从较便宜的QFP（四角扁平封装）到极小的封装，以及大I/O数量的BGA（球栅阵列）封装。XILINXVirtexFPGA

1998年推出后，Virtex™FPGA是第一个提供百万系统门的FPGA产品系列,它从根本上重新定义了可编程逻辑器件。通过对各种应用领域提供多平台的器件，最新的Virtex-4FPGA为可编程逻辑业界制定了新的标准。SpartanFPGA

Spartan™FPGA在成本优化的消费类应用领域非常理想，其目标就是在此类应用中替代门阵列和ASSP产品。2003年推出的Spartan-3FPGA提供了对多达23种I/O标准（包括LVDS）的支持，以及范围广泛的IP（包括DSP和处理器内核）、片上块RAM存储器和可同时用于片上和板级时钟管理的数字DLL。Spartan-3是全球成本最低的FPGA，可以为您提供高达500万系统门的器件密度，以及FPGA产品中最低的每逻辑门成本和每I/O成本。CoolRunner系列CPLD

CoolRunner™CPLD首次在单个器件中结合了超低功耗和高速度、高密度以及多个I/O。于2002年推出的CoolRunner-IICPLD集高性能、低功耗和低成本于一身，采用了100%全数字核心、性能高达333MHz，静态电流小于100μA。XC9500系列CPLD

高性能低成本的XC9500™CPLD系列主要针对那些需要快速设计开发、较长系统寿命和现场升级能力的系统。用FASTFLASH技术。Altera器件

高容量的FPGALatticeECP-DSP(EConomyPlus-DSP)FPGA器件综合了经过优化的LatticeEC结构和一个专用于实现常见的DSP功能的高性能嵌入式sysDSP块。LatticeEC(EConomy)FPGA器件为高容量、对成本控制要求严格的应用提供一系列功能，有很高的性价比。非易失、可无限重构的FPGAispXPGA系列器件能够实现既具有非易失性，又可无限重构的高性能逻辑设计。其它的FPGA解决方案都只能在可编程性、可重构性和非易失性之间寻求妥协，而ispXPGA却以一个主流型的器件结构提供了以上所有性能。该结构具备了当今的系统级设计所需的特性。ORCAFPGA是在大家熟悉的经过优化的可重构单元阵列（ORCA〕结构的基础上开发出来的，它具备了许多先前的FPGA所不具备的功能和特点。ORCAFPGA采用非常灵活的基于SRAM的可编程逻辑，具备强大的系统级特性以及丰富的布线层次和互连资源，并符合多种接口标准，能够实现功能最复杂、性能要求最高的设计应用。1.5在系统可编程技术莱迪思公司于1991年革命性地率先推出高密度在系统可编程（ISP）逻辑器件，从而开创了可编程逻辑器件的市场。大多数工程师都知道此类器件，他们可以在电路板上直接对此类器件进行编程或再编程，有效缩短产品上市周期、降低生产成本.1.对于基于乘积项（Product-Term）技术，EEPROM(或Flash)工艺的PLD（如Altera的MAX系列，Lattice的大部分产品，Xilinx的XC9500系列)厂家提供编程电缆，如Altera叫：Byteblaster，电缆一端装在计算机的并行打印口上，另一端接在PCB板上的一个十芯插头，CPLD芯片有四个管脚（编程脚）与插头相连。

1.将PLD焊在PCB板上

2.接好编程电缆

3.现场烧写PLD芯片

2.对于基于查找表技术（Look-Uptable）技术，SRAM工艺的FPGA,由于SRAM工艺的特点，掉电后数据会消失，因此调试期间可以用下载电缆配置PLD器件，调试完成后，需要将数据固化在一个专用的EEPROM中（用通用编程器烧写），上电时，由这片配置EEPROM