BCD-7段数码管显示译码器电路设计

BCD-7段数数码管管显示示译码码器电电路设设计一、项项目资资讯请根据据要求求在EDA实验验箱上上设计计BCD-7段段数码码管显显示译译码器器电路路，要要求：：⑴使用用EDA实实验箱箱上开开关设设置模模块的的K4、K3、、K2、K1开开关作作为BCD码输输入；；⑵使用用EDA实实验箱箱上键键盘显显示模模块中中最右右边一一位的的数码码管显显示输输入的的BCD码码编码码数值值；⑶进行行功能能仿真真。一、项项目资资讯1、BCD-7段数数码管管显示示译码码器电电路的的工作作原理理。2、基基于FPGA与与VHDL的数数字电电路与与数字字系统统设计计方法法与工工作流流程。。3、WITH-SELECT语语句与与WHEN-ELSE语语句及及其应应用。。4、进进程语语句、、CASE语句句、IF语语句及及其应应用。。二、项项目计计划⑴能在在Max+PlusII软件件平台台上调调试BCD-7段显显示译译码电电路VHDL程程序，，并进进行功功能仿仿真；；⑵能在在EDA实实验系系统上上进行行硬件件验证证测试试。本项目目涉及及的VHDL语语法VHDL顺顺序语语句（（CASE)变量与与信号号的区区别VHDL并并行语语句（（PROCESS)硬件件执执行行：：并并行行执执行行（（VHDL本本质质））仿真真执执行行：：顺顺序序执执行行、、并并行行执执行行分为为两两大大类类：：顺顺序序（（Sequential））描描述述语语句句并行行（（Concurrent））描述述语语句句ARCHITECTUREProcessProcessENTITYSequentialProcessCombinationalProcessportsportscomponentVHDL顺顺序序语语句句（（Sequential））顺序序描描述述语语句句：：执行行顺顺序序与与书书写写顺顺序序一一致致，，与与传传统统软软件件设设计计语言言的的特特点点相相似似。。顺顺序序语语句句只只能能用用在在进进程程与与子子程程序中中。。可描描述述组组合合逻逻辑辑、、时时序序逻逻辑辑。。常用用的的顺顺序序描描述述语语句句：：赋值值语语句句；；if语语句句；；case语语句句；；loop语语句句；；next语语句句；；exit语语句句；；子子程程序序；；return语语句句；；wait语语句句；；null语语句句。。1、、变变量量赋赋值值与与信信号号赋赋值值变量量与与信信号号的的差差异异：：1））赋赋值值方方式式的的不不同同：：变量量：：=表表达达式式；；信号号<=表表达达式式；；2））硬硬件件实实现现的的功功能能不不同同：：信号号代代表表电电路路单单元元、、功功能能模模块块间间的的互互联联，，代表实际际的硬件件连线；；变量代表表电路单单元内部部的操作作，代表表暂存的临时时数据。。3）有效效范围的的不同：：信号：程程序包、、实体、、结构体体；全局局量。变量：进进程、子子程序；；局部量量。ARCHITECTURE{SIGNALDeclarations}label1:PROCESS{VARIABLEDeclarations}label2:PROCESS{VARIABLEDeclarations}┇4）赋值值行为的的不同：：信号赋值值延迟更更新数值值、时序序电路；；变量赋值值立即更更新数值值、组合合电路。。5）信号号的多次次赋值a.一一个进程程：最后后一次赋赋值有效效b.多多个进程程：多源源驱动线与、线线或、三三态例：信号号的多次次赋值architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…a<=c;endprocess;endrtl;architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…endprocess;process(…)begina<=c;...endprocess;endex;例：信号号赋值与与变量赋赋值的比比较信号赋值值：architecturertlofsigissignala,b:std_logic;--定定义信信号beginprocess(a,b)begina<=b;b<=a;endprocess;endrtl;--结果是a和和b的的值互互换变量赋值值：architecturertlofvarisbeginprocessvariablea,b:std_logic;--定义义变量begina:=b;b:=a;endprocess;endrtl;--结果是是a和b的值都等等于b的初值值例：变量赋值值实现循环语语句功能process(indicator,sig)variabletemp:std_logic;begintemp:=‘0’’;foriin0to3looptemp:=tempxor(sig(i)andindicator(i));endloop;output<=temp;endprocess;以上语句等效效为：process(indicator,sig)variabletemp:std_logic;begintemp:=‘0’’;temp:=tempxor(sig(0)andindicator(0));temp:=tempxor(sig(1)andindicator(1));temp:=tempxor(sig(2)andindicator(2));temp:=tempxor(sig(3)andindicator(3));output<=temp;endprocess;如改为信号，，则无法实现现原功能：……signaltemp:std_logic;……process(indicator,sig,temp)begintemp<=‘0’;temp<=tempxor(sig(0)andindicator(0));temp<=tempxor(sig(1)andindicator(1));temp<=tempxor(sig(2)andindicator(2));temp<=tempxor(sig(3)andindicator(3));output<=temp;endprocess;转向控制语句转向控制语句句通过条件控控制开关决定定是否执行一条或几条条语句，或重重得执行一条条或几条语句句，或跳过一条或或几条语句。。分为五种：if语句、、case语语句、loop语语句、next语句、、exit语语句case语语句case语语句常用来描描述总线或编编码、译码行行为。可读性比if语句强。。格式如下：case表表达式式iswhen分分支条件=>顺顺序处理语语句；when分分支条条件=>顺顺序处理语语句；when分分支条条件=>顺顺序处理语语句；endcase；┇其中的分支条条件可有以下下的形式：when值值=>顺顺序处理语语句；when值值to值=>顺顺序处理语句句；when值值|值|值值|…|值=>顺序序处理语句；；以上三种方式式的混合；whenothers=>顺序处处理语句；Case语语句使用注意意：1）分支条件件的值必须在在表达式的取取值范围内。。2）两个分支支条件不能重重叠。3）CASE语句执行时时必须选中，，且只能选中中一个分支条件。。4）如果没有有others分支条件存在在，则分支条条件必须覆盖表表达式所有可可能的值。对std_logc,std_logic_vector数据类型型要特别注意意使用others分支支条件。例：用case语句描描述四选一电电路例：case语句的误用signalvalue:integerrange0to15;signalout_1:bit;casevalueis--缺少when条件语句句endcase;casevalueis--分支条条件不包含2到15when0=>out_1<=‘‘1’;when1=>out_1<=‘0’;endcase;casevalueis--在5到到10上发生生重叠when0to10=>out_1<=‘1’’;when5to15=>out_1<=‘0’’;endcase;例：根据输入入确定输出值值libraryieee;useieee.std_logic_1164.all;entitymux41isport(s4,s3,s2,s1:instd_logic;z4,z3,z2,z1:outstd_logic);endmux41;architectureartofmux41isbeginprocess(s4,s3,s2,s1)variablesel:integerrange0to15;beginsel:=0;ifs1=‘1’thensel:=sel+1;endif;ifs2=‘1’thensel:=sel+2;endif;ifs3=‘1’thensel:=sel+4;endif;ifs4=‘1’thensel:=sel+8;endif;z1<=‘0’;z2<=‘0’;z3<=‘0’’;z4<=‘0’’;caseseliswhen0=>z1<=‘1’;when1|3=>z2<=‘1’;when4to7|2=>z3<=‘1’;whenothers=>z4<=‘1’;endcase;endprocess;endart;常用的并行描描述语句有：：进程（process））语句、块（block）语句、、顺序描述语句句的并行版本本、并行过程调调用语句、、元件例化语语句、生成语句。。进程（process）语句句进程（process）语句句最具VHDL语言言特色。提提供了一种用用算法描述述硬件行为为的方法。。特点：1、进程与与进程，或或其它并发发语句之间间的并发性性；2、进程内内部的顺序序性；3、进程的的启动与挂挂起；4、进程与与进程，或或其它并发发语句之间间的通信。。进程语句process信号信号信号进程语句process进程语句process敏感信号表表：进程内内要读取的的所有敏感感信号（包括端口口）的列表表。每一个个敏感信号的变化化，都将启启动进程。。格式：[标记：]process[(敏敏感信号号表)]{进程说说明项}begin{顺序描描述语句}endprocess[标记]；信号名称{，信号号名称}3、如果有有wait语句句，则不允允许有敏感感信号表。。PROCESS(a,b)BEGIN--sequentialstatementsENDPROCESS;PROCESSBEGIN--sequentialstatementsWAITON(a,b);ENDPROCESS;BCD-7段显示译译码器工作作原理BCD-7段译码器器是由7个个发光二极极（LED）管构成成，LED由特殊的的半导体材材料砷化镓镓、磷砷化化镓等制成成，组装成成分段式或或点阵式LED显示示器件(半半导体显示示器)。分分段式显示示器(LED数码管管)由7条条线段围成成8型，每每一段包含含一个发光光二极管。。外加正向向电压时二二极管导通通，发出清清晰的光，，有红、黄黄、绿等色色。只要按按规律控制制各发光段段的亮、灭灭，就可以以显示各种种字形或符符号。图5.1(a)是共共阴式LED数码管管的原理图图，图5.1(b)是其表示示符号。使使用时，公公共阴极接接地，7个个阳极a~g由相应应的BCD-7段译译码器来驱驱动(控制制)，如图图5.1(c)所示示。图中，，电阻是上上拉电阻，，也称限流流电阻，当当译码器内内部带有上上拉电阻时时，则可省省去。数字字显示译码码器的种类类很多，现现已有将计计数器、锁锁存器、译译码驱动电电路集于一一体的集成成器件，还还有连同数数码显示器器也集成在在一起的电电路可供选选用。BCD-7段显示译译码器译码码原理BCD-7段译码器器的输入是是4位BCD码(以以D、C、、B、A表表示)，输输出是数码码管各段的的驱动信号号(以a~g表示)，也称4—7译码码器。若用用它驱动共共阴LED数码管，，则输出应应为高有