微机原理与接口技术-第2章8086系统结构3概要课件

微机原理与接口技术渤海大学尹作友10/27/20221微机原理与接口技术渤海大学尹作友10/22/202第二章8086系统结构8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序10/27/20222第二章8086系统结构8086CPU内部结构10/228086最小模式系统框图时钟发生器RESVccCLKREADYRESETRDWRM/IOALE8086CPUA19~A16AD15~AD0DENDT/RMN/MXVccSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHEOEBHE20位16位地址总线数据总线复习10/27/202238086最小模式系统框图时钟RESVccCLKREADYRE8086最大模式系统框图OE时钟发生器RESVccCLKREADYRESET8086CPUA19~A16AD15~AD0MN/MXSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHES0S1S2地址总线数据总线S1CLKS0S2DENDT/RALEIORCIOWCMWTCMRDCINTAAENCLKS2S1S0AEN82898288多主控者系统总线复习10/27/202248086最大模式系统框图OE时钟RESVccCLKREADY有关概念介绍主频，外频，倍频系数T状态总线周期指令周期时序时序图有关概念介绍

——主要内容10/27/20225有关概念介绍主频，外频，倍频系数有关概念介绍——主要内容一、主频，外频，倍频系数CPU是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号CPU所有的操作都以时钟信号为基准;CPU按严格的时间标准发出地址，控制信号;存储器、接口也按严格的时间标准送出或接受数据。这个时间标准就是由时钟信号确定。CLK有关概念介绍

——主频，外频，倍频10/27/20226一、主频，外频，倍频系数CPU是在时钟信号的控制下工作时钟信CPU的主频或内频指CPU的内部工作频率。主频是表示CPU工作速度的重要指标，在CPU其它性能指标相同时,主频越高,CPU的速度越快CPU的外频或系统频率指CPU的外部总线频率。倍频系数指CPU主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同;有关概念介绍

——主频，外频，倍频有关概念介绍

——主频，外频，倍频10/27/20227CPU的主频或内频指CPU的内部工作频率。有关概念介绍——从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：

CPU主频=外频×倍频系数

PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。有关概念介绍

——主频，外频，倍频有关概念介绍

——主频，外频，倍频10/27/20228从80486DX2开始，CPU的主频和外频不再相同，将外频按550MHzIDE2PentiumIII北桥440BXAGP南桥PIIX4ECMOS&RTCUSB超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线100MHz100MHzPCI总线33MHzPCI插槽ISA插槽硬件实验箱ISA总线8MHz内存条ROMBIOS显示器硬盘光驱软驱键盘鼠标打印机MODEM66MHz显卡内频外频倍频系数5.510/27/20229550MHzIDE2PentiumIII北桥AGP南桥CM外频性能指标

8088CPU

频率f：1秒内的脉冲个数4.77MHz

周期T

=1/f210ns

占空比：高电平在一个周期中的比例1:3CLKT有关概念介绍

——主频，外频，倍频有关概念介绍

——主频，外频，倍频10/27/202210外频性能指标8相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称T状态（T周期）。二、T状态

每个T状态包括：下降沿、低电平、上升沿、高电平CLKT有关概念介绍

——T状态10/27/202211相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称T状态（CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。三、总线周期数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU有关概念介绍

——总线周期10/27/202212CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统执行一个总线操作所需要的时间称为总线周期。有关概念介绍

——总线周期10/27/202213执行一个总线操作所需要的时间称为总线周期。有关概念介绍——一个基本的总线周期通常包含4个T状态，按时间的先后顺序分别称为T1、T2、T3、T4

总线周期T1T2T3T4CLK有关概念介绍

——总线周期10/27/202214一个基本的总线周期通常包含4个T状态，总线周期T1T2执行一条指令所需要的时间称为指令周期。

执行一条指令的时间:取指令、执行指令、取操作数、存放结果所需时间的总和。 用所需的时钟周期数表示。四、指令周期有关概念介绍

——指令周期10/27/202215执行一条指令所需要的时间称为指令周期。四、指令周期有关概念介例1执行ADD[BX],AX包含:（1)取指令存储器读周期（2)取(DS:BX)内存单元操作数存储器读周期（3)存放结果到(DS:BX)内存单元存储器写周期②

执行指令的过程中，需从存储器或I/O端口读取或存放数据，故一个指令周期通常包含若干个总线周期。有关概念介绍

——指令周期为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。五、时序10/27/202216例1执行ADD[BX],AX包含:②执行指令的描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。六、时序图时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序有关概念介绍

——时序图10/27/202217描述某一操作过程中，芯片/总线上有关引脚信号随时间发时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；

纵轴上是有关操作的引脚信号随时间发生变化的情况,

时序图中左边出现的事件发生在右边之前。时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序有关概念介绍

——时序图10/27/202218时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；时间有T1学习时序的目的:加深对指令执行过程及计算机工作原理的了解。设计接口时，需考虑各引脚信号在时序上的配合。有关概念介绍

——时序图10/27/202219学习时序的目的:有关概念介绍——时序图10/22/202§2-58086CPU时序概述系统的复位和启动最小模式下的总线操作最小模式下的总线保持主要内容第二章8086系统结构

——8086CPU时序10/27/202220§2-58086CPU时序概述主要内容第二章——概述概述概念：计算机工作过程：在时钟脉冲CLK统一控制下的指令执行过程。8086的时钟频率为5MHz，时钟周期或T状态为200μs。指令周期（InstructionCycle）：执行一条指令所需的时间称为指令周期。不同指令的指令周期的长短是不同的．一个指令周期由几个总线周期组成。第二章8086系统结构

——8086CPU时序10/27/202221——概述概述概念：计算机工作过程：在时钟脉冲CLK统一控制下注意：在8086／8088CPU中，每个总线周期至少包含4个时钟周期(T1~T4)，一般情况下，在总线周期的T1状态传送地址，T2~T4状态传送数据。第二章8086系统结构

——8086CPU时序——概述②总线周期（BusCycle）：BIU完成一次访问存储器或I/O端口操作所需要的时间，称作一个总线周期。一个总线周期由几个T状态组成。③时钟周期(ClockCycle)：CPU的时钟频率的倒数，也称T状态。10/27/202222注意：在8086／8088CPU中，每个总线周期至少包含4个系统的复位与启动复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启动，RESET至少维持4个时钟周期的高电平。复位操作：当RESET信导变成高电平时，8086／8088CPU结束现行操作，各个内部寄存器复位成初值。标志寄存器清零指令寄存器0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列变空其它寄存器0000H第二章8086系统结构

——8086CPU时序——系统的复位与启动10/27/202223系统的复位与启动复位信号：通过RESET引脚上的触发信号来引复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=0，从内存的FFFF0H处开始执行指令。在FFFF0处存放了一条无条件转移指令，转移到系统引导程序的入口处，这样系统启动后就自动进入系统程序。可屏蔽中断被屏蔽：标志寄存器被清0，，程序中要用指令STI来设置中断允许标志。第二章8086系统结构

——8086CPU时序——系统的复位与启动10/27/202224复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=CLKRESET复位内部RESET三态门输出信号浮空不作用状态第二章8086系统结构

——8086CPU时序——系统的复位与启动10/27/202225CLKRESET内部RESET三态门浮空不作用状态第二章系统的复位与启动(动画演示)第二章8086系统结构

——8086CPU时序10/27/202226系统的复位与启动(动画演示)第二章8086系统结构——最小模式下的总线操作(1)读总线周期（动画）第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202227最小模式下的总线操作(1)读总线周期（动画）第二章808读总线周期一个最基本的读总线周期包含4个T状态，即T1、T2、T3、T4，在存储器和外设速度较慢时，在T3后可插入1个或几个等待状态Tw。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202228读总线周期一个最基本的读总线周期包含4个T状态，即T1、T2T1状态：M/IO信号在T1状态有效，指出CPU是从内存还是从I/O端口读取数据。M/IO信号的有效电平一直保持到总线周期结束的T4状态。T1状态开始，20位地址信号通过多路复用总线输出，指出要读取的存储器或I/O瑞口的地址。高4位地址从A19/S6-A16/S3地址／状态线送出，低16位从AD15-AD0地址／数据线送出。ALE引脚上输出一个正脉冲作地址锁存信号。在T1状态结束时，M/IO信号，地址信号均已有效，ALE的下降沿用作锁存器8282的选通信号，使地址锁存。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202229T1状态：第二章8086系统结构——8086CPU时序第二章8086系统结构

——8086CPU时序——最小模式下的总线操作④BHE信号有效，作为奇地址存储体的选体信号，配合地址信号可实现存储单元的寻址，它表示高8位数据线上的数据有效。⑤系统中若接有数据总线收发器8286时，在T1状态，DT/R端输出低电平，表示本总线周期为读周期，用DT/R去控制8286接收数据。T2状态：地址信号消失，A19/S6-A16/S3引脚上输出状态信息S6-S3，指出当前正在使用的段寄存器及中断允许情况。低位地址线AD15-AD0进入高阻状态，为读取数据作准备。10/27/202230第二章8086系统结构——8086CPU时序——最小BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于实际意义。RD信号有效，送到所有的存储器和I/O端口，但只选通地址有效的存储单元和I/O端口，使之能读出数据。若系统中接有8286，DEN信号在T2状态有效，作为8286的选通信号，使数据通过8286传送。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202231BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于T3状态：T3状态一开始，CPU采样READY信号，若此信号为低电平表示系统中所连接的存储器或外设工作速度较慢，数据没有准备好，要求CPU在T3和T4状态之间再插入一个TW状态。READY是通过时钟发生器8284传递给CPU的。当READY信号有效时，CPU读取数据。在DEN＝0、DT/R＝0的控制下，内存单元或I/O端门的数据通过数据收发器8286送到数据总线AD15-AD0上。CPU在T3周期结束时，读取数据。S3S4指出了当前访问哪个段寄存器，若S3S4＝10，表示访问CS段，读取的是指令，CPU将它送入指令队列中等待执行，否则读取的是数据，送入ALU进行运算。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202232T3状态：第二章8086系统结构——8086CPU时序Tw状态：CPU在每个TW状态的前沿对READY信号采样，若为低电平继续插入TW状态。当在TW状态采样到READY信号为高电平时，在当前TW状态执行完，进入T4状态，在最后一个TW状态，数据肯定已出现在数据总线上，此时TW状态的动作与T3状态一样。CPU采样数据线AD15-AD0。T4状态：

CPU在T3与T4状态的交界处采样数据。然后在T4状态的后半周期，数据从数据总线上撤除，各个控制信号和状态信号线进入无效状态，DEN无效，总线收发器不工作，一个读总线周期结束。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202233Tw状态：第二章8086系统结构——8086CPU时序(2)写总线周期第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202234(2)写总线周期第二章8086系统结构——8086CPT1状态： M/IO信号有效，指出CPU将数据写入内存还是I/O端口；CPU给出写入存储单元或I/O端口的20位物理地址；地址锁存信号ALE有效，选存储体信号BHE、A0有效，DT/R变高平，表示本总线周期为写周期。T2状态： 地址撤消，S6-S3状态信号输出；数据从CPU送到数据总线AD15-AD0，WR写信号有效；DEN信号有效，作为数据总线收发器8286的选通信号。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202235T1状态：第二章8086系统结构——8086CPU时序T3状态： CPU采样READY线，若READY信号无效，插入一个到几个TW状态，直到READY信号有效．存储器或I/O设备从数据总线上取走数据。T4状态： 从数据总线上撤消数据，各控制信号和状态信号线变成无效；DEN信号变成高电平，总线收发器不工作。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202236T3状态：第二章8086系统结构——8086CPU时序几点不同之处（写总线周期与读总线周期）：在T1状态，DT/R信号为高电平，表示本总线周期为写周期，即CPU将数据写入存储单元或I/O端口。在T2状态，地址信号发出后，CPU立即向地址/数据总线AD15-AD0发出数据，数据信号保持到T4状态的中间，使存储器或外设一旦准备好即可从数据总线取走数据。写信号为WR(代替RD)，在T2状态有效，维持到T4状态，选通存储器或I/O端口的写入。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202237几点不同之处（写总线周期与读总线周期）：第二章8086系只有在CPU和存储器或I/O接口之间传输数据时，CPU才执行总线周期，当CPU不执行总线周期时(指令队列6字节已装满，EU未申请访问存储器)，总线接口部件不和总线打交道，就进入了总线空闲周期Ti。此时状态信息S6-S3和前一个总线周期一样，数据总线上信号不同，若前—个总线周期是读周期，则AD15-AD0在Ti状态处于高阻状态，若前一个总线周期是写周期，则AD15~AD0在Ti状态继续保持数据有效。(3)总线空操作第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202238只有在CPU和存储器或I/O接口之间传输数据时，CPU才执行在空闲周期中，虽然CPU对总线进行空操作，但CPU内部操作仍然进行。例ALU执行运算，内部寄存器之间数据传输等，即EU部件在工作。所以说，总线空操作是总线接口部件BIU对总线执行部件EU的等待。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202239在空闲周期中，虽然CPU对总线进行空操作，但CPU内部操作仍4.最小模式下的总线保持在一个系统中，CPU以外的其它主模块要求获得控制总线的使用权时，向CPU发出总线请求信号HOLD。在每个时钟脉冲的上升沿，CPU检测HOLD引脚上的信号。如果检测到HOLD为高电平，并且允许让出总线，那么在总线周期的T4状态或空闲状态Ti之后的下一个时钟周期，CPU发出总线响应信号HLDA，并且让出总线，直到HOLD信号无效，CPU才收回总线控制权。第二章8086系统结构

——8086CPU时序——最小模式下的总线保持10/27/2022404.最小模式下的总线保持在一个系统中，CPU以外的其它主模最小模式下的总线保持时序图T4或TiCLKHOLDHLDA第二章8086系统结构

——8086CPU时序——最小模式下的总线保持10/27/202241最小模式下的总线保持时序图T4或TiCLKHOLDHLDA第HOLD信号变高电平后，CPU要在下一个时钟周期的上升沿才检测到。然后用T4或Ti状态的下降沿使HLDA变成高电乎。若采样到HOLD信号时，不在T4或Ti状态，可能会延迟几个时钟周期，等到T4或Ti状态才发HLDA信号。8086CPU一旦让出总线控制权，使地址线，数据线及控制信号RD、WR、INTA、M/IO、DEN及DT/R处于浮空状态，但ALE信号不浮空。第二章8086系统结构

——8086CPU时序——最小模式下的总线保持10/27/202242HOLD信号变高电平后，CPU要在下一个时钟周期的上升沿才检③HOLD信号影响8086CPU的总线接口部件BIU的工作(总线浮空)，但执行部件EU继续执行指令队列中的指令，直到遇到需要使用总线的指令时，执行部件EU才停下来。④当总线请求结束，HOLD及HLDA信号变为低电平时，CPU不立刻驱动三总线，这些引脚继续浮空，直到CPU执行一条总线操作，才结束这些引脚的浮空状态。因此，为了防止总线控制切换时，因没有任何主模块的驱动而造成控制线电平飘移到最小电平以下。在控制线和电源之间要连接—个提拉电阻。第二章8086系统结构

——8086CPU时序——最小模式下的总线保持10/27/202243③HOLD信号影响8086CPU的总线接口部件BIU的工作(8088CPU

I/O端口、存储器读周期时序图CLKT1T2T3T4A19~A16/S6~S3IO/MA15~A8AD7~AD0ALERDDT/RDENS6~S3A7~A0A19~A16D7~D0高IO低M10/27/2022448088CPUI/O端口、存储器读周期时序图CLKT1T2A7~A0WRCLKA19~A16/S6~S3T1T2T3T4IO/MA15~A8DT/RDENA19~A16高IO低MS6~S3AD7~AD0ALED7~D08088CPU

I/O端口、存储器写周期时序图10/27/202245A7~A0WRCLKA19~A16/S6~S3T1TCLKA19/S6~A16/S3AD15~AD0ALEM/IOBHE/S7RDDT/RDEN⑴最小模式下存储器或I/O端口读操作T1T2T3TWT4~~①②③④⑤⑥⑧⑨⑩②BHE输出高：读内存低：读I/O地址输出状态输出地址输出数据输入T1状态

①M/IO信号指出CPU访问的对象，=1访问内存，=0访问外设。该信号的有效电平一直保持到总线周期结束的T4状态。②20位地址信号通过多路复用总线分别输出访问内存或外设的端口地址。③作为奇存储体的选择信号BHE信号有效。

④ALE引脚上输出一个正脉冲作为地址锁存信号。在T1状态结束时，ALE的下降沿用做地址锁存器的选通信号，使地址锁存。⑤若系统中接有数据收发器8286，在T1状态时，DT/R输出低电平，控制其接收数据。T2状态⑥A19/S6~A16/S3上输出状态信息S6~S3，并持续到T4状态

⑦地址信号消失，AD15~AD0进入高阻态，为读入数据作准备BHE/S7引脚输出状态信息S7⑧RD信号有效，送出访问内存或I/O端口的读信号。⑨若系统中接有数据收发器,则DEN信号低电平有效，作为其选通信号。T3状态⑩在基本总线周期的T3状态，存储单元或I/O端口将数据送到了数据总线上，CPU通过AD15~AD0接收数据。T2状态的各信号电平持续到T3状态。Tw状态

CPU在T3状态的前沿采样READY信号，为低电平,说明数据总线上没有数据，就在T3与T4之间插入等待周期Tw，以后CPU在每个Tw的前沿处采样READY，确定是否继续插入Tw，直到READY为高电平，才进入T4状态。Tw与T3状态各控制信号的电平状态一致。T4状态

CPU在T3与T4交界处采样数据，然后在T4状态的后半周期，数据从数据总线上撤消，各个控制信号和状态信号进入无效状态，DEN无效，总线收发器不工作，一个读总线周期结束⑦10/27/202246CLKA19/S6AD15ALEM/IOBHE/S7RDDT习题与思考简述8086CPU中BIU和EU的功能填空决定8086/8088工作方式的引脚是________8086的1个总线周期包括________________4个时钟基本周期物理地址＝______址×16＋_______地址T1、T2、T3、T4段基偏移名词解释指令周期、总线周期、时钟周期MN/MX判断对错√()

当CPU执行OUT25H，AL指令时，其引脚M/IO=0，RD=1，WR=0，A7~A0组合为00100101B10/27/202247习题与思考简述8086CPU中BIU和EU的功能填空课堂小结重点：掌握8086最小工作模式下的时序P56：15，16，17，18，20作业：10/27/202248课堂小结重点：掌握8086最小工作模式下的时序P56：1谢谢！10/27/202249谢谢！10/22/202249微机原理与接口技术渤海大学尹作友10/27/202250微机原理与接口技术渤海大学尹作友10/22/202第二章8086系统结构8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序10/27/202251第二章8086系统结构8086CPU内部结构10/228086最小模式系统框图时钟发生器RESVccCLKREADYRESETRDWRM/IOALE8086CPUA19~A16AD15~AD0DENDT/RMN/MXVccSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHEOEBHE20位16位地址总线数据总线复习10/27/2022528086最小模式系统框图时钟RESVccCLKREADYRE8086最大模式系统框图OE时钟发生器RESVccCLKREADYRESET8086CPUA19~A16AD15~AD0MN/MXSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHES0S1S2地址总线数据总线S1CLKS0S2DENDT/RALEIORCIOWCMWTCMRDCINTAAENCLKS2S1S0AEN82898288多主控者系统总线复习10/27/2022538086最大模式系统框图OE时钟RESVccCLKREADY有关概念介绍主频，外频，倍频系数T状态总线周期指令周期时序时序图有关概念介绍

——主要内容10/27/202254有关概念介绍主频，外频，倍频系数有关概念介绍——主要内容一、主频，外频，倍频系数CPU是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号CPU所有的操作都以时钟信号为基准;CPU按严格的时间标准发出地址，控制信号;存储器、接口也按严格的时间标准送出或接受数据。这个时间标准就是由时钟信号确定。CLK有关概念介绍

——主频，外频，倍频10/27/202255一、主频，外频，倍频系数CPU是在时钟信号的控制下工作时钟信CPU的主频或内频指CPU的内部工作频率。主频是表示CPU工作速度的重要指标，在CPU其它性能指标相同时,主频越高,CPU的速度越快CPU的外频或系统频率指CPU的外部总线频率。倍频系数指CPU主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同;有关概念介绍

——主频，外频，倍频有关概念介绍

——主频，外频，倍频10/27/202256CPU的主频或内频指CPU的内部工作频率。有关概念介绍——从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：

CPU主频=外频×倍频系数

PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。有关概念介绍

——主频，外频，倍频有关概念介绍

——主频，外频，倍频10/27/202257从80486DX2开始，CPU的主频和外频不再相同，将外频按550MHzIDE2PentiumIII北桥440BXAGP南桥PIIX4ECMOS&RTCUSB超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线100MHz100MHzPCI总线33MHzPCI插槽ISA插槽硬件实验箱ISA总线8MHz内存条ROMBIOS显示器硬盘光驱软驱键盘鼠标打印机MODEM66MHz显卡内频外频倍频系数5.510/27/202258550MHzIDE2PentiumIII北桥AGP南桥CM外频性能指标

8088CPU

频率f：1秒内的脉冲个数4.77MHz

周期T

=1/f210ns

占空比：高电平在一个周期中的比例1:3CLKT有关概念介绍

——主频，外频，倍频有关概念介绍

——主频，外频，倍频10/27/202259外频性能指标8相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称T状态（T周期）。二、T状态

每个T状态包括：下降沿、低电平、上升沿、高电平CLKT有关概念介绍

——T状态10/27/202260相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称T状态（CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。三、总线周期数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU有关概念介绍

——总线周期10/27/202261CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统执行一个总线操作所需要的时间称为总线周期。有关概念介绍

——总线周期10/27/202262执行一个总线操作所需要的时间称为总线周期。有关概念介绍——一个基本的总线周期通常包含4个T状态，按时间的先后顺序分别称为T1、T2、T3、T4

总线周期T1T2T3T4CLK有关概念介绍

——总线周期10/27/202263一个基本的总线周期通常包含4个T状态，总线周期T1T2执行一条指令所需要的时间称为指令周期。

执行一条指令的时间:取指令、执行指令、取操作数、存放结果所需时间的总和。 用所需的时钟周期数表示。四、指令周期有关概念介绍

——指令周期10/27/202264执行一条指令所需要的时间称为指令周期。四、指令周期有关概念介例1执行ADD[BX],AX包含:（1)取指令存储器读周期（2)取(DS:BX)内存单元操作数存储器读周期（3)存放结果到(DS:BX)内存单元存储器写周期②

执行指令的过程中，需从存储器或I/O端口读取或存放数据，故一个指令周期通常包含若干个总线周期。有关概念介绍

——指令周期为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。五、时序10/27/202265例1执行ADD[BX],AX包含:②执行指令的描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。六、时序图时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序有关概念介绍

——时序图10/27/202266描述某一操作过程中，芯片/总线上有关引脚信号随时间发时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；

纵轴上是有关操作的引脚信号随时间发生变化的情况,

时序图中左边出现的事件发生在右边之前。时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序有关概念介绍

——时序图10/27/202267时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；时间有T1学习时序的目的:加深对指令执行过程及计算机工作原理的了解。设计接口时，需考虑各引脚信号在时序上的配合。有关概念介绍

——时序图10/27/202268学习时序的目的:有关概念介绍——时序图10/22/202§2-58086CPU时序概述系统的复位和启动最小模式下的总线操作最小模式下的总线保持主要内容第二章8086系统结构

——8086CPU时序10/27/202269§2-58086CPU时序概述主要内容第二章——概述概述概念：计算机工作过程：在时钟脉冲CLK统一控制下的指令执行过程。8086的时钟频率为5MHz，时钟周期或T状态为200μs。指令周期（InstructionCycle）：执行一条指令所需的时间称为指令周期。不同指令的指令周期的长短是不同的．一个指令周期由几个总线周期组成。第二章8086系统结构

——8086CPU时序10/27/202270——概述概述概念：计算机工作过程：在时钟脉冲CLK统一控制下注意：在8086／8088CPU中，每个总线周期至少包含4个时钟周期(T1~T4)，一般情况下，在总线周期的T1状态传送地址，T2~T4状态传送数据。第二章8086系统结构

——8086CPU时序——概述②总线周期（BusCycle）：BIU完成一次访问存储器或I/O端口操作所需要的时间，称作一个总线周期。一个总线周期由几个T状态组成。③时钟周期(ClockCycle)：CPU的时钟频率的倒数，也称T状态。10/27/202271注意：在8086／8088CPU中，每个总线周期至少包含4个系统的复位与启动复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启动，RESET至少维持4个时钟周期的高电平。复位操作：当RESET信导变成高电平时，8086／8088CPU结束现行操作，各个内部寄存器复位成初值。标志寄存器清零指令寄存器0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列变空其它寄存器0000H第二章8086系统结构

——8086CPU时序——系统的复位与启动10/27/202272系统的复位与启动复位信号：通过RESET引脚上的触发信号来引复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=0，从内存的FFFF0H处开始执行指令。在FFFF0处存放了一条无条件转移指令，转移到系统引导程序的入口处，这样系统启动后就自动进入系统程序。可屏蔽中断被屏蔽：标志寄存器被清0，，程序中要用指令STI来设置中断允许标志。第二章8086系统结构

——8086CPU时序——系统的复位与启动10/27/202273复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=CLKRESET复位内部RESET三态门输出信号浮空不作用状态第二章8086系统结构

——8086CPU时序——系统的复位与启动10/27/202274CLKRESET内部RESET三态门浮空不作用状态第二章系统的复位与启动(动画演示)第二章8086系统结构

——8086CPU时序10/27/202275系统的复位与启动(动画演示)第二章8086系统结构——最小模式下的总线操作(1)读总线周期（动画）第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202276最小模式下的总线操作(1)读总线周期（动画）第二章808读总线周期一个最基本的读总线周期包含4个T状态，即T1、T2、T3、T4，在存储器和外设速度较慢时，在T3后可插入1个或几个等待状态Tw。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202277读总线周期一个最基本的读总线周期包含4个T状态，即T1、T2T1状态：M/IO信号在T1状态有效，指出CPU是从内存还是从I/O端口读取数据。M/IO信号的有效电平一直保持到总线周期结束的T4状态。T1状态开始，20位地址信号通过多路复用总线输出，指出要读取的存储器或I/O瑞口的地址。高4位地址从A19/S6-A16/S3地址／状态线送出，低16位从AD15-AD0地址／数据线送出。ALE引脚上输出一个正脉冲作地址锁存信号。在T1状态结束时，M/IO信号，地址信号均已有效，ALE的下降沿用作锁存器8282的选通信号，使地址锁存。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202278T1状态：第二章8086系统结构——8086CPU时序第二章8086系统结构

——8086CPU时序——最小模式下的总线操作④BHE信号有效，作为奇地址存储体的选体信号，配合地址信号可实现存储单元的寻址，它表示高8位数据线上的数据有效。⑤系统中若接有数据总线收发器8286时，在T1状态，DT/R端输出低电平，表示本总线周期为读周期，用DT/R去控制8286接收数据。T2状态：地址信号消失，A19/S6-A16/S3引脚上输出状态信息S6-S3，指出当前正在使用的段寄存器及中断允许情况。低位地址线AD15-AD0进入高阻状态，为读取数据作准备。10/27/202279第二章8086系统结构——8086CPU时序——最小BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于实际意义。RD信号有效，送到所有的存储器和I/O端口，但只选通地址有效的存储单元和I/O端口，使之能读出数据。若系统中接有8286，DEN信号在T2状态有效，作为8286的选通信号，使数据通过8286传送。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202280BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于T3状态：T3状态一开始，CPU采样READY信号，若此信号为低电平表示系统中所连接的存储器或外设工作速度较慢，数据没有准备好，要求CPU在T3和T4状态之间再插入一个TW状态。READY是通过时钟发生器8284传递给CPU的。当READY信号有效时，CPU读取数据。在DEN＝0、DT/R＝0的控制下，内存单元或I/O端门的数据通过数据收发器8286送到数据总线AD15-AD0上。CPU在T3周期结束时，读取数据。S3S4指出了当前访问哪个段寄存器，若S3S4＝10，表示访问CS段，读取的是指令，CPU将它送入指令队列中等待执行，否则读取的是数据，送入ALU进行运算。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202281T3状态：第二章8086系统结构——8086CPU时序Tw状态：CPU在每个TW状态的前沿对READY信号采样，若为低电平继续插入TW状态。当在TW状态采样到READY信号为高电平时，在当前TW状态执行完，进入T4状态，在最后一个TW状态，数据肯定已出现在数据总线上，此时TW状态的动作与T3状态一样。CPU采样数据线AD15-AD0。T4状态：

CPU在T3与T4状态的交界处采样数据。然后在T4状态的后半周期，数据从数据总线上撤除，各个控制信号和状态信号线进入无效状态，DEN无效，总线收发器不工作，一个读总线周期结束。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202282Tw状态：第二章8086系统结构——8086CPU时序(2)写总线周期第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202283(2)写总线周期第二章8086系统结构——8086CPT1状态： M/IO信号有效，指出CPU将数据写入内存还是I/O端口；CPU给出写入存储单元或I/O端口的20位物理地址；地址锁存信号ALE有效，选存储体信号BHE、A0有效，DT/R变高平，表示本总线周期为写周期。T2状态： 地址撤消，S6-S3状态信号输出；数据从CPU送到数据总线AD15-AD0，WR写信号有效；DEN信号有效，作为数据总线收发器8286的选通信号。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202284T1状态：第二章8086系统结构——8086CPU时序T3状态： CPU采样READY线，若READY信号无效，插入一个到几个TW状态，直到READY信号有效．存储器或I/O设备从数据总线上取走数据。T4状态： 从数据总线上撤消数据，各控制信号和状态信号线变成无效；DEN信号变成高电平，总线收发器不工作。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202285T3状态：第二章8086系统结构——8086CPU时序几点不同之处（写总线周期与读总线周期）：在T1状态，DT/R信号为高电平，表示本总线周期为写周期，即CPU将数据写入存储单元或I/O端口。在T2状态，地址信号发出后，CPU立即向地址/数据总线AD15-AD0发出数据，数据信号保持到T4状态的中间，使存储器或外设一旦准备好即可从数据总线取走数据。写信号为WR(代替RD)，在T2状态有效，维持到T4状态，选通存储器或I/O端口的写入。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202286几点不同之处（写总线周期与读总线周期）：第二章8086系只有在CPU和存储器或I/O接口之间传输数据时，CPU才执行总线周期，当CPU不执行总线周期时(指令队列6字节已装满，EU未申请访问存储器)，总线接口部件不和总线打交道，就进入了总线空闲周期Ti。此时状态信息S6-S3和前一个总线周期一样，数据总线上信号不同，若前—个总线周期是读周期，则AD15-AD0在Ti状态处于高阻状态，若前一个总线周期是写周期，则AD15~AD0在Ti状态继续保持数据有效。(3)总线空操作第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202287只有在CPU和存储器或I/O接口之间传输数据时，CPU才执行在空闲周期中，虽然CPU对总线进行空操作，但CPU内部操作仍然进行。例ALU执行运算，内部寄存器之间数据传输等，即EU部件在工作。所以说，总线空操作是总线接口部件BIU对总线执行部件EU的等待。第二章8086系统结构

——8086CPU时序——最小模式下的总线操作10/27/202288在空闲周期中，虽然CPU对总线进行空操作，但CPU内部操作仍4.最小模式下的总线保持在一个系统中，CPU以外的其它主模块要求获得控制总线的使用权时，向CPU发出总线请求信号HOLD。在每个时钟脉冲的上升沿，CPU检测HOLD引脚上的信号。如果检测到HOLD为高电平，并且允许让出总线，那么在总线周期的T4状态或空闲状态Ti之后的下一个时钟周期，CPU发出总线响应信号HLDA，并且让出总线，直到HOLD信号无效，CPU才收回总线控制权。第二章8086系统结构

——8086CPU时序——最小模式下的总线保持10/27/2022894.最小模式下的总线保持在一个系统中，CPU以外的其它主模最小模式下的总线保持时序图T4或TiCLKHOLDHLDA第二章8086系统结构

——8086CPU时序——最小模式下的总线保持10/27/202290最小模式下的总线保持时序图T4或TiCLKHOLDHLDA第HOLD信号变高电平后，CPU要在下一个时钟周期的上升沿才检测到。然后用T4或Ti状态的下降沿使HLDA变成高电乎。若采样到HOLD信号时，不在T4或Ti状态，可能会延迟几个时钟周期，等到T4或Ti状态才发HLDA信号。8086CPU一旦让出总线控制权，使地址线，数据线及控制信号RD、WR、INTA、