“计算机组成原理”统考试题分析

“计算机组成原理〞

统考试题结构分析齐齐哈尔大学组成原理课题组2021年真题分析一、单项选择题〔12小题，每题2分，共24分〕第1章计算机系统概论〔1〕〔11〕第2章运算方法与运算器〔2〕〔12、13〕第3章存储系统〔3〕〔14、15、21〕第4章指令系统〔2〕〔16、17〕第5章中央处理机〔2〕〔18、19〕第6章总线系统〔1〕〔20〕第8章I/O系统〔1〕〔22〕二、综合应用题〔两大题，共21分〕43题〔8分〕分析计算题〔中断与DMA〕：涉及第5、6、8章44题〔11分〕设计题〔指令周期设计〕：涉及第2、3、4、5章2021年真题分析一、单项选择题〔11小题，每题2分，共22分〕第1章计算机系统概论〔1〕〔12〕第2章运算方法与运算器〔2〕〔13、14〕第3章存储系统〔3〕〔15、16、17〕第4章指令系统〔0〕〔〕第5章中央处理机〔2〕〔18、19〕第6章总线系统〔1〕〔20〕第8章I/O系统〔2〕〔21、22〕二、综合应用题〔两大题，共23分〕43题〔11分〕设计题〔指令系统设计〕：涉及第4、5章44题〔12分〕计算题〔Cache相关计算〕：涉及第3章2021年真题分析一、单项选择题〔11小题，每题2分，共22分〕第1章计算机系统概论〔1〕〔12〕第2章运算方法与运算器〔1〕〔13〕第3章存储系统〔2〕〔14、15〕第4章指令系统〔3〕〔16、17、18〕第5章中央处理机〔1〕〔19〕第6章总线系统〔1〕〔19、20〕第8章I/O系统〔2〕〔21、22〕二、综合应用题〔两大题，共23分〕43题〔11分〕分析计算题〔存储系统，数据传送方式〕：涉及第3、8章44题〔12分〕设计题〔指令系统，流水线〕：涉及第4、5章2021年真题分析一、单项选择题〔11小题，每题2分，共22分〕第1章计算机系统概论〔1〕〔12〕第2章运算方法与运算器〔2〕〔13,14〕第3章存储系统〔3〕〔15、16、17〕第4章指令系统〔0〕〔〕第5章中央处理机〔1〕〔18〕第6章总线系统〔2〕〔20〕第8章I/O系统〔2〕〔21、22〕二、综合应用题〔两大题，共23分〕43题〔11分〕分析计算题〔指令执行和运算器〕：涉及第2、5章44题〔12分〕设计题〔存储器〕：涉及第3章第一章计算机系统概论2021年真题

11.冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是〔〕

A.指令操作码的译码结果

B.指令和数据的寻址方式

C.指令周期的不同阶段

D.指令和数据所在的存储单元

2021年真题12、以下选项中，能缩短程序执行时间的措施是〔〕I提高CPU时钟频率，II优化数据通路结构，III对程序进行编译优化A：仅I和II

B：仅I和III

C：仅II和III

D：I，II，III

2021年真题

12、以下选项中，描述浮点数操作速度指标的是〔〕。A.MIPSB.CPIC.IPCD.MFLOPS

2021年真题

12、基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时间，其它时间忽略不计。假设CPU速度提高50%，I/O速度不变，那么基准程序A所消耗的时间是〔〕秒。A.55B.60C.65D.70

第二章运算方法和运算器2021年真题

12.一个C语言程序在一台32位机器上运行。程序中定义了三个变量xyz，其中x和z是int型，y为short型。当x=127，y=-9时，执行赋值语句z=x+y后，xyz的值分别是〔〕

A．X=0000007FH，y=FFF9H，z=00000076H

B．X=0000007FH，y=FFF9H，z=FFFF0076H

C．X=0000007FH，y=FFF7H，z=FFFF0076H

D．X=0000007FH，y=FFF7H，z=00000076H

分析：X为int型，长度为32位，转化为16进制应为00007FHY为short型，长度为16位，转化为16进制应为FFF7H因为Z为int型，应把Y由short型转换成int型再计算，即把Y变成FFFFFFF7H那么Z=X+Y=00000076H2021年真题

13.浮点数加减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位〔均含2位符号位〕。假设有两个数X=27×29/32，Y=25×5/8，那么用浮点加法计算X+Y的最终结果是〔〕

A．00111

1100010

B．00111

0100010

C．01000

0010001

D．发生溢出

分析：把X和Y转换为二进制X=00.11101×200111，Y=00.10100×200101即X=001110011101，Y=0010100101001.对阶：Y=0011100001012.求和：X+Y=0011101000103.规格化：X+Y=0100000100014.阶码符号位为01，溢出2021年真题13、假定有4个整数用8位补码分别表示r1=FEH,r2=F2H,r3=90H,r4=F8H,假设将运算结果存放在一个8位的存放器中，那么以下运算会发生溢出的是〔〕A：r1*r2

B：r2*r3

C：r1*r4

D：r2*r4分析：r1的真值为-2，r2的真值为-14，r3的真值为-112，r4的真值为-8显然只有r3和其它存放器的内容相乘才会溢出2021年真题

14、假定变量i、f和d的数据类型分别为int、float和double〔int用补码表示，float和double分别用IEEE754单精度和双精度浮点数格式表示〕，i=785，f=1.5678e3，d=1.5e100。假设在32位机器中执行以下关系表达式，那么结果为“真〞的是：

I．i==(int)(float)i

II．f==(float)(int)f

III．f==(float)(double)f

IV．(d+f)-d==f

A．仅I和II

B．仅I和III

C．仅II和III

D．仅III和IV分析：int型数据长度32位，表示范围为-231～231-1，转换为十进制数约为-2×109～2×109,float型数据为单精度浮点数，按754标准，尾数23位，阶码8位，double型数据为双精度浮点数，按754标准，尾数52位，阶码11位。I．i==(int)(float)i

i=(785)10=(1100010001)2，有效数字为10位，转换为float型数据不丢失有效位，再转换回int型，值不变，结果为真。

II．f==(float)(int)f

f=(1.5678e3)10=(1567.8)10,有小数局部，转换为int型数据小数局部丧失，再转换回float型，值改变，结果为假。III．f==(float)(double)f

float型转换为double型，位数增加，不丧失有效位，再转换回float型,值不变，结果为真。IV．(d+f)-d==fd=1.5e100,变成浮点数阶码大约为330，f=1.5678e3,变成浮点数阶码大约为10，两数相加，阶差为320，f相当于0，被舍去，再减d，结果为0，和f相比较，结果为假。

2021年真题13、float型数据通常用IEEE754单精度浮点数格式表示。如编译器将float型变量x分配在一个32位浮点存放器FR1中，且x=-8.25，那么FR1的内容是〔〕。A.C1040000HB.C2420000HC.C1840000HD.C1C20000H

分析：X=(-8.25)10=(-1000.01)2=(-1.00001×23)2转换为32位浮点数格式

即C10400002021年真题43、假定在一个8位字长的计算机中运行如下类C程序段： unsignedintx=134; unsignedinty=246; intm=x; intn=y; unsignedintz1=x-y; unsignedintz2=x+y; intk1=m-n; intk2=m+n;假设编译器编译时将8个8位存放器R1～R8分别分配至变量x、y、m、n、z1、z2、k1和k2。请答复以下问题。〔提示：带符号整数用补码表示〕(1)执行上述程序段后，存放器R1、R5和R6的内容分别是什么？〔用十六进制表示〕〔2〕执行上述程序段后，变量m和K1的值分别是多少？〔用十进制表示〕〔3〕上述程序段涉及带符号整数加/减、无符号整数加/减运算，这四种运算能否利用同一个加法器及辅助电路实现？简述理由。〔4〕计算机内部如何判断带符号整数加/减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生溢出？分析：

变量寄存器十进制(真值)二进制十六进制是否溢出xR11341000011086HyR224611110110F6HmR3-1221000011086HnR4-1011110110F6Hz1R5-1121001000090H为负，溢出z2R6380011111007CH﹥255，溢出k1R7-1121001000090Hk2R8-132011111007CH﹤-128，溢出〔1〕R1：86H，R5：90H，R6：7C〔2〕m：-122，n：-10〔3〕可以利用同一个加法器及辅助电路实现。因为无符号整数和有符号整数都是以补码形式存储，所以运算规那么都是一样的。但是有一点需要考虑，由于无符号整数和有符号整数的表示范围是不一样的，所以需要设置不一样的溢出电路。〔4〕判断溢出方法：双符号位：单符号位：K2会发生溢出2021年真题

13.在C语言中，int型占32位，short型占16位，假设有以下语句：unsignedshortx=65530

unsignedinty=x那么执行后，y的16进制表示为：

A．00007FFA

B．0000FFFA

C．FFFF7FFA

D．FFFFFFFA

分析：X=65530D=FFFAHX和Y都是无符号整数，由16位扩展到32位，高位补0，那么Y=0000FFFAH2021年真题

14.float类型〔即IEEE754单精度浮点数格式〕能表示的最大正整数是：

A．2126－2103

B．2127－2104

C．2127－2103

D．2128－2104

分析：IEEE754单精度浮点数的真值为：x=(-1)S×(1.M)×2E-127，其中M为23位当表示最大正整数时：S=0M为全1，即1.M=2-2-23E=254，E-127=127(E=0和255分别表示零和无穷大)那么x=(2-2-23)×2127=2128-2104第三章内部存储器14.某计算机的Cache共有16块，采用2路组相联映射方式〔即每组2块〕。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是〔〕

A．0

B.2

C.4

D.6

2021年真题分析：每个块大小为32字节，主存129号单元应分在第4块，对应装入到Cache的组号应为第4组。

15.某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，那么需要上述规格的ROM芯片数和RAM芯片数分别是〔〕

A．1、15

B．2、15

C．1、30

D．2、30

2021年真题分析：ROM芯片数：4KB/(2K*8)=2片RAM芯片数：(64KB-4KB)/(4K*4)=30片21.假设某计算机的存储系统由Cache和主存组成，某程序执行过程中访存1000次，其中访问Cache缺失〔未命中〕50次，那么Cache的命中率是〔〕

A．5%

B.9.5%

C.50%

D.95%

2021年真题分析：Cache的命中率=Cache命中次数/总访存次数=〔1000-50〕/1000=95%15、假定用假设干个2k*4位芯片组成一个8k*8位存储器，那么地址0B1FH所在芯片的最小地址是〔〕A：0000H

B：0600H

C：0700H

D：0800H2021年真题分析：存储器总地址位数：13位，A0～A12存储芯片地址位数：11位，A0～A10A11，A12产生片选信号，同一芯片内存储单元的地址A11，A12两位相同，A0～A10的范围从全0到全10B1FH=0000101100011111BA11,A12=10,那么芯片首地址为0000100000000000B，即为0800H16、以下有关RAM和ROM的表达中，正确的选项是〔〕I、RAM是易失性存储器，ROM是非易失性存储器II、RAM和ROM都是采用随机存取的方式进行信息访问III、RAM和ROM都可用作CacheIV、RAM和ROM都需要进行刷新A：仅I和II

B：仅II和III

C：仅I,II，III

D：仅II，III，IV2021年真题分析：ROM是只读存储器，因此是非易失性的，不需要刷新。Cache位于CPU和主存之间，其保存当前正在使用的数据块，不能用ROM实现。ROM通过地址线确定访问对象的地址，是采用随机存取的方式访问。17、以下命令组合情况中，一次访存过程中，不可能发生的是〔〕A：TLB未命中，Cache未命中，Page未命中B：TLB未命中，Cache命中，Page命中C：TLB命中，Cache未命中，Page命中D：TLB命中，Cache命中，Page未命中2021年真题分析：TLB是页表缓冲器，也称为快表技术，由相联存储器构成，里面存放的是页表中近期最常使用页的页表信息，是页表内容的一局部。因此，TLB命中，Page一定命中，但Page命中，TLB不一定命中。Cache是高速缓冲存储器，里面存放的是主存中近期最常使用的数据块，是主存内容的一局部，而主存中的内容在页表中一定存在。因此，Cache命中，Page一定命中，但Page命中，Cache不一定命中。TLB和Cache的命中没有一致关系。44.〔12分〕某计算机的主存地址空间为256MB，按字节编址，指令Cache和数据Cache别离,均有8个Cache行，每个Cache行的大小为64B，数据Cache采用直接映射方式，现有两个功能相同的程序A和B,其伪代码如下所示：2021年真题假定int类型数据用32位补码表示，程序编译时i,j,sum均分配在存放器中，数据a按行优先方式存放，其地址为320〔十进制数〕，请答复以下问题，要求说明理由或给出计算过程。〔1〕假设不考虑用于cache一致性维护和替换算法的控制位，那么数据Cache的总容量是多少？〔2〕要组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少〔Cache行号从0开始〕？〔3〕程序A和B的数据访问命中各是多少？那个程序的执行时间更短？分析：主存块数=256MB/64B=4MCache共8行，每行对应主存块数=4M/8=512K主存地址格式如下：标记19位行号3位块内地址6位1.每行Cache的数据位数=64*8=512位每行需有一个行标记〔19位，说明该行存放的是主存中的哪一块〕和一个有效位〔1位，说明该行内容是否是从主存中的装入的有效块〕Cache总位数=〔512+19+1〕*8=4256位2.数组a起始地址为320，按行优先存放，那么a[i][j]=320+i*256*4+j*4a[0][31]地址为1BCH(OO0110111100B)，对应第6行；a[1][1]地址为544H(010101000100B)，对应第5行。3.Cache每行64B，可存放16个数据元素。数组a按行优先方式存放，每次从主存装入Cache时都是把同一个相邻的16个元素装入。对程序a来说，要连续访问同一行的相邻元素，即每16个元素中，1次装入，15次命中。命中率=15/16=93.75%对程序b来说，要连续访问不同行的元素，每次都需重新装入。命中率=014.以下各类存储器中，不采用随机存取方式的是〔〕。A.EPROMB.CDROMC.DRAMD.SRAM2021年真题分析：ROM和RAM都是随机存储的。而EPROM属于ROM；SRAM和DRAM属于RAM，故都是采用随机存取方式。而CDROM属于光盘，为非随机存储。15.某计算机存储器按字节编址，主存地址空间大小为64MB，现用4Mx8位的RAM芯片组成32MB的主存储器，那么存储器地址存放器MAR的位数至少是〔〕。A.22位B.23位C.25位D.26位2021年真题分析：主存地址空间64MB，地址位数为26位。那么MAR的位数应为26位。44.某计算机存储器按字节编址，虚拟〔逻辑〕地址空间大小为16MB，主存〔物理〕地址空间大小为1MB，页面大小为4KB；Cache采用直接映射方式，共8行；主存与Cache之间交换的块大小为32B。系统运行到某一时刻时，页表的局部内容和Cache的局部内容分别如题44-a图，题44-b图所示，图中页框号及标记字段的内容为十六进制形式。

2021年真题请答复以下问题：〔1〕虚拟地址共有几位，哪几位表示虚页号？物理地址共有几位？哪几位表示页框号(物理页号)？〔2〕使用物理地址访问Cache时，物理地址应划分成哪几个字段？要求说明每个字段的位数及在物理地址中的位置。〔3〕虚拟地址001C60H所在的页面是否在主存中？假设在主存中，那么该虚拟地址对应的物理地址是什么？访问该地址时是否Cache命中？要求说明理由。〔4〕假定为该机配置一个4路组相联的TLB，该TLB共可存放8个页表项，假设其当前内容〔十六进制〕如题44-c图所示，那么此时虚拟地址024BACH所在的页面是否在主存中？要求说明理由。题44-c图TLB局部内容分析：〔1〕页面大小为4KB，那么页内地址12位。虚拟地址空间大小为16MB，那么虚拟地址为24位。高12位表示虚页号。主存地址空间大小为1MB，那么物理地址为20位。高8位表示页框号。〔2〕物理地址共20位。块大小为32B，那么块内地址5位，Cache采用直接映射方式，共8行，那么行号3位，其余为主存块标记，12位。即：标记12位行号3位块内地址5位〔3〕虚拟地址001C60H的虚页号为001H，该页在页表中有效位为1，即在主存中，且主存中的页框号为04H，即物理地址为04C60H。该地址变为二进制为00000100110001100000即行号为3，主存块标记为04CH。而Cache中第三行虽然有效位为1，但标记为105H，因此不命中。〔4〕TLB为4路组相联，共可存放8个页表项，即分为两组。虚页号为12位，最低位为组号，高11位为标记。虚拟地址024BACH的虚页号为024H，其中组号为0，标记为012H。在TLB的第0组的最后一项标记为012H，有效位为1，说明该地址所在页面在主存中。2021年真题

15.某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定int型和short型长度分别为32位和16位，并且数据按边界对齐存储。某C语言程序段如下：struct{ inta； charb； shortc； }record； record.a=273；假设record变量的首地址为0Xc008，那么低至0Xc008中的内容及record.c的地址是〔〕

A．0x00、0xC00DB．0x00、0xC00E

C．0x11、0xC00D

D．0x11、0xC00E

分析：小端方式存放数据，即低字节在低地址。record.a=273=0111H数据按边界对齐存储，即一个数据不能分别存放在两个字或半字中。数据存放顺序为：地址数据0XC00811H;a0XC00901H0XC00A00H0XC00B00H0XC00C;b0XC00D;空闲0XC00E;c0XC00F2021年真题

16.以下关于闪存〔FlashMemory〕的表达中，错误的选项是〔〕

A．信息可读可写，并且读、写速度一样快

B．存储元由MOS管组成，是一种半导体存储器

C．掉电后信息不丧失，是一种非易失性存储器

D．采用随机访问方式，可替代计算机外部存储器

分析：闪存的写操作需先擦除再编程，写入时间比读出时间长。2021年真题

17.假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块为存储？字。假设Cache的内容初始为空，采用2路相联映射方式和LRU替换策略。访问的主存地址依次为0，4，8，2，0，6，8，6，4，8时，全中Cache的次数是〔〕

A．1

B．2

C．3

D．4

分析：把X和Y转换为二进制X=00.11101×200111，Y=00.10100×200101即X=001110011101，Y=0010100101001.对阶：Y=0011100001012.求和：X+Y=0011101000103.规格化：X+Y=0100000100014.阶码符号位为01，溢出第四章指令系统2021年真题

16.某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC自动加1。假设某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，那么该转移指令成功转以后的目标地址是〔〕

A.2006H

B.2007H

C.2021H

D.2021H

分析：相对转移目标地址=当前PC值+位移量=转移指令地址+2+位移量=2000H+2+06H=2021H2021年真题

17.以下关于RISC的表达中，错误的选项是〔〕

A．RISC普遍采用微程序控制器B．RISC大多数指令在一个时钟周期内完成C．RISC的内部通用存放器数量相对CISC多D．RISC的指令数、寻址方式和指令格式种类相对CISC少

分析：RISC采用硬连线控制器2021年真题43.(11分)某计算机字长为16位，主存地址空间大小为128KB，按字编址，采用定字长指令格式，指令各字段定义如下：转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义如下：OpMsRsMdRd151211650源操作数目的操作数注：〔X〕表示存储器地址X或存放器X的内容Ms/Md寻址方式助记符含义000B寄存器直接Rn操作数=(Rn)

001B寄存器间接(Rn)操作数=((Rn))

010B寄存器间接，自增(Rn)+操作数=((Rn))，(Rn)+1→Rn

011B相对D(Rn)转移目标地址=(PC)+(Rn)

请答复以下问题：〔1〕该指令系统最多可有多少条指令？该计算机最多有多少个通用存放器？存储器地址存放器(MAR)和存储器数据存放器〔MDR〕至少各需多少位？〔2〕转移指令的目标地址范围是多少？〔3〕假设操作码0010B表示加法操作〔助记符为add〕，存放器R4和R5的编号分别为100B和101B，R4的内容为1234H，R5的内容为5678H，地址1234H中的内容为5678H，5678H中的内容为1234H，那么汇编语言为add(R4)，(R5)+〔逗号前原操作数，逗号后为目的操作数〕对应的机器码是什么(用十六进制表示)？该指令执行后，哪些存放器和存储单元的内容会改变？改变后的内容是什么？分析：1.操作码OP有4位，说明该指令系统最多可以有16条指令；每个操作数字段位，其中Ms/Md占3位，Rs/Rd占3位，说明该计算机最多可以有8个通用存放器。主存地址空间128KB，按字编址，共64K个地址，说明存储器地址存放器至少需16位；计算机字长16位，说明存储器数据存放器至少需16位。2.计算机字长16位，那么CPU中存放器长度也应为16位，转移指令转移目标地址为〔PC〕+〔Rn〕，地址位数为16位，即转移指令的目标地址范围是0000H～FFFFH。3.OPMsRsMdRd0010001100010101指令代码为2315H指令add(R4),(R5)+的功能为：〔〔R4〕〕+〔〔R5〕〕→〔R5〕〔R5〕+1→R5其中，〔R4〕=1234H，〔1234H〕=5678H〔R5〕=5678H，〔5678H〕=1234H那么指令执行结果为：〔5678H〕=68ACH，〔R5〕=5679H2021年真题16.偏移寻址通过将某个存放器内容与一个形式地址相加而生成有效地址。以下寻址方式中，不属于偏移寻址方式的是〔〕。A.间接寻址B.基址寻址C.相对寻址D.变址寻址分析：基址寻址、变址寻址、相对寻址都是将一个存放器内容和一个形式地址相加而生成有效地址，只有间接寻址不是。2021年真题17.某机器有一个标志存放器，其中有进位/借位标志CF、零标志ZF、符号标志SF和溢出标志OF，条件转移指令bgt〔无符号整数比较大于时转移〕的转移条件是〔〕。A.CF+OF=1B.SF+ZF=1C.CF+ZF=1D.CF+SF=1分析：无符号数比较大小不影响符号标志SF和溢出标志OF，当比较大于时应为CF=0〔不产生借位〕和ZF=0〔不相等〕。2021年真题18.以下给出的指令系统特点中，有利于实现指令流水线的是〔〕。I.指令格式规整且长度一致II.指令和数据按边界对齐存放III.只有Load/Store指令才能对操作数进行存储访问A.仅I、IIB.仅II、IIIC.仅I、IIID.I、II、III分析：这三种情况都对实现指令流水线有利。第五章中央处理机2021年真题18.某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间〔忽略各功能段之间的缓存时间〕分别是90ns、80ns、70ns和60ns，那么该计算机的CPU时钟周期至少是〔〕

A．90ns

B.80ns

C.70ns

D.60ns

分析：一个指令周期由假设干个CPU周期组成。为使指令流水线正常运行，便于控制，流水线各段所经历时间应相等，且以时间最长的为单位。2021年真题

19.相对于微程序控制器，硬布线控制器的特点是〔〕

A．指令执行速度慢，指令功能的修改和扩展容易

B．指令执行速度慢，指令功能的修改和扩展难

C．指令执行速度快，指令功能的修改和扩展容易

D．指令执行速度快，指令功能的修改和扩展难

分析：硬布线控制器完全由硬件实现，指令执行速度快，但功能的修改和扩展难。2021年真题

44.〔13分〕某计算机字长16位，采用16位定长指令字结构，局部数据通路结构如下图。图中所有控制信号为1时表示有效、为0时表示无效。例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从内总线打入MDR。假设MAR的输出一直处于使能状态。加法指令“ADD〔R1〕，R0〞的功能为〔R0〕+〔〔R1〕〕→〔R1〕，即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存。数据通路结构：下表给出了上述指令取值和译码阶段每个节拍〔时钟周期〕的功能和有效控制信号，请按表中描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。

时钟功能有效控制信号C1MAR←(PC)PCout，MARinC2

MDR←M(MAR)

PC←(PC)+1

MemR，MDRinE

PC+1

C3

IR←(MDR)

MDRout，IRin

C4

指令译码无分析：执行ADD〔R1〕，R0指令应分为以下几步：1.取存储器操作数：MAR←〔R1〕MDR←M〔MAR〕2.取存放器操作数：A←〔R0〕3.加法AC←〔A〕+〔MDR〕4.保存结果MDR←ACM〔MAR〕←〔MDR〕时钟功能有效控制信号C5MAR←（R1）R1out，MARinC6MDR←M（MAR）MemR，MDRinEC7A←（R0）R0out，AinC8AC←（A）+（MDR）MDRout，Add，ACinC9MDR←ACACout，MDRinC10M（MAR）←（MDR）MDRoutE，MemW指令执行阶段每个节拍的功能和有效控制信号如下表所示：

2021年真题18.以下存放器中，汇编语言程序员可见的是〔〕A：存储器地址存放器〔MAR〕

B：程序计数器〔PC〕C：存储器数据存放器〔MDR〕

D：指令存放器〔IR〕分析：用汇编语言编程时，可以使用程序计数器PC的值〔如相对转移指令〕，但其它存放器都不能使用。2021年真题19、以下不会引起指令流水阻塞的是〔〕A：数据旁路

B：数据相关

C：条件转移

D：资源冲突分析：数据相关是指前一条指令的结果是下一条指令的操作数，条件转移会引起流水线中的指令失效，资源冲突会导致某些指令等待，都会引起流水阻塞。数据旁路是为解决数据相关而采用的一种措施。2021年真题19.假定不采用Cache和指令预取技术，且机器处于“开中断〞状态，那么在以下有关指令执行的表达中，错误的选项是〔〕。A.每个指令周期中CPU都至少访问内存一次B.每个指令周期一定大于或等于一个CPU时钟周期C.空操作指令的指令周期中任何存放器的内容都不会被改变D.当前程序在每条指令执行结束时都可能被外部中断打断分析：A：每条指令都要取指，因此必须访存。B：一个指令周期由一个或几个CPU周期组成，一个CPU周期由几个时钟周期组成。C：空操作指令不执行任何操作，但程序计数器PC会加1D：每条指令执行结束后会检测中断请求，如满足条件可响应。2021年真题18.某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直接译码法，共有33个微命令，构成5个互斥类，分别包含7、3、12、5和6个微操作，问一共需是几位控制位〔〕A.5B.15C.18D.33分析：5个互斥类，各需3、2、4、3、3位编码，共需15位2021年真题

44.〔12分〕在某计算机系统中int型为32位，short型为16位。题44表给出了指令系统中局部指令格式，其中Rs，Rd表示存放器，mem表示存储器，(x)表示存放器x或存储单元x的内容。采用5段流水方式执行指令，各流水段分别是取指(IF)、译码/读存放器(ID)、执行/计算有效地址(EX)、访问存储器(M)和结果写回存放器(WB)，指令发射按照“按序发射，按序完成〞方式，没有采用转发技术处理数据相关，并且一存放器的读和写操作不能在同一个时钟周期内进行。请答复以下问题。题44表指令系统中局部指令格式名称指令的汇编格式指令含义加法指令ADDRs,Rd(Rs）+（Rd)->Rd算术/逻辑左移SHLRd2*(Rd)->Rd算术右移SHRRd(Rd)/2->Rd取数指令LOADRd,mem(mem)->Rd存数指令STORERs,memRs->(mem)(1)short型变量x的值为-513，存放在存放器R1中，那么执行“SHLR1〞后，R1中的内容是多少？(用十六进制表示)(2)在某个时间段中，有连续的4条指令进入流水线，在其执行过程中没有发生指令段阻塞，那么执行这4条指令所需的时钟周期数为多少？(3)高级语言程序中某赋值语句为x=a+b，x、a和b均为int型变量，它们的存储单元地址分别表示为[x]、[a]、[b]。该语句对应的指令序列及其在指令水线中的执行过程如题44图所示。 I1LOADR1,[a] I2LOADR2,[b] I3ADDR1,R2 I4STORER2,[x]时间单元1234567891011121314I1IFIDEXMWBI2IFIDEXMWBI3IFIDEXMWBI4IFIDEXMWB指令I3的ID段被阻塞、I4的IF段被阻塞的原因各是什么？(4)假设要计算x=x*2+a，请模仿上述例子，给出相应的指令序列，并画出流水序列过程示意图，并计算执行上述指令共需要多少个时钟周期。分析：(1)x=(-513)10=(-1000000001)2[x]补执行指令后，R1的内容应为：，即FBFEH(2)不发生阻塞时，4条指令在流水线中执行完所需的时间为：5+(4-1)=8个时钟周期(3)I3的ID段需读存放器，而I3和I1、I2存在数据相关，需在I1、I2执行完，结果写回到存放器后才能读出；由于I3的ID段被阻塞，需在IF段等待，因此I4的IF段被阻塞。(4)计算x=x*2+a，可用如下指令序列：

I1LOADR1,[x] I2LOADR2,[a] I3SHLR1 I4ADDR1,R2 I5STORER2,[x]指令在流水线中执行的过程如下：时间单元1234567891011121314151617I1IFIDEXMWBI2IFIDEXMWBI3IFIDEXMWBI4IFIDEXMWBI5IFIDEXMWB共需17个时钟周期。第六章总线系统2021年真题

20.假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，那么总线带宽是()A．10MB/s

B.20MB/S

C.40MB/S

D.80MB/S

分析：总线带宽：单位时间内总线上传输的最大信息量。总线上传送数据的频率＝10MHz/2=5MHz总线带宽＝4*5M＝20MB/S2021年真题20、以下选项中的英文缩写均为总线标准的是〔〕A：PCI、CRT、USB、EISA

B：ISA、CPI、VESA、EISAC：ISA、SCSI、RAM、MIPS

D：ISA、EISA、PCI、PCI-Express分析：A：CRT显示器类型

B：CPI每条指令周期数C：RAM随机存储器

D：都是总线标准2021年真题20.在系统总线的数据线上，不可能传输的是〔〕。A.指令B.操作数C.握手〔应答〕信号D.中断类信号分析：指令、操作数、中断类信号都是可以在数据线上传输，而握手〔应答〕信号必须在通信总线中传输。2021年真题19.设总线频率为100MHz，数据总线和地址总线共用一组总线，32位宽，采用猝发式发送，那么传送128位数据需要的时间是〔〕。A.20nsB.40nsC.50nsD.60ns分析：总线频率为100MHz，那么总线周期为10ns。猝发式传送，即传送一个起始地址后连续传送数据，总线32位宽，传送128位数据需传送1次地址，4次数据，需50ns时间。2021年真题20.以下关于USB总线的说法中，错误的选项是〔〕。A.支持热插拔，即插即用B.可以连接多级外部设备C.可以扩展接口，……D.……速度快，可以同时传输两位数据。分析：USB总线是串行总线，同时只能传送1位数据2021年真题21.以下选项中，在I/O总线的数据线上传输的信息包括Ⅰ.I/O接口中的命令字；Ⅱ.I/O接口中的状态字；Ⅲ.中断类型号〔〕。A.仅Ⅰ、ⅡB.仅Ⅰ、ⅢC.仅Ⅱ、ⅢD.Ⅰ、Ⅱ、Ⅲ分析：三种信息均需通过数据总线传送第八章输入输出系统2021年真题22.以下选项中，能引起外部中断的事件是()

A．键盘输入

B.除数为0

C.浮点运算下溢

D.访存缺页

分析：

除数为0，浮点运算下溢都是程序执行过程中出现的中断。

访存缺页是操作系统在存储管理过程中出现的中断。键盘输入的中断信号来自CPU之外的硬件，属外部中断。2021年真题43.〔8分〕某计算机的CPU主频为500MHz，CPI为5〔即执行每条指令平均需5个时钟周期〕。假定某外设的数据传输率为0.5MB/s，采用中断方式与主机进行数据传送，以32位为传输单位，对应的中断效劳程序包含18条指令，中断效劳的其他开销相当于2条指令的执行时间。请答复以下问题，要求给出计算过程。

〔1〕在中断方式下，CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？

〔2〕当该外设的数据传输率到达5MB/s时，改用DMA方式传送数据。假设每次DMA传送大小为5000B，且DMA预处理和后处理的总开销为500个时钟周期，那么CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？〔假设DMA与CPU之间没有访存冲突〕

分析：两次中断时间间隔：4B/0.5MB/S＝8＊10－6SCPU每秒执行指令条数：500M/5＝100M〔条〕每条指令的执行时间：1/100M＝1＊10－8S中断效劳程序的执行时间：〔18＋2〕＊1＊10－8S＝0.2＊10－6SCPU用于I/O设备的时间占整个CPU时间的百分比：0.2＊10－6S/8＊10－6S＝2.5%两次DMA操作的时间间隔：5000B/5MB/S＝1＊10－3S一次DMA预处理和后处理的时间：500/500M＝1＊10－6SCPU用于该外设I/O的时间占整个CPU时间的百分比：1＊10－6S/1＊10－3S＝0.1%2021年真题21、单级中断系统中，中断效劳程序执行顺序是〔〕I、保护现场，II、开中断，III、关中断，IV、保存断点，V、中断事件处理，VI、恢复现场，VII、中断返回A：I、V、VI、II、VIIB：III、I、V、VIIC：III、IV、V、VI、VIID：IV、I、V、VI、VII分析：

在中断处理过程中，中断响应、关中断、保护断点，转到中断效劳程序的过程由硬件