讲义-第九章p9.接口基本概念

接口的基本概念I/O指令和I/O地址译码29.1.1

接口的功能为什么需要I/O接口（电路）？微机的外部设备多种多样工作原理、驱动方式、信息格式、以及工作速度方面彼此差别很大它们不能与CPU直接相连必须经过中间电路再与系统相连这部分电路被称为I/O接口电路3•I/O接口（电路）？I/O接口是位于系统与外设间、用来协助完成数据传送和控制任务的逻辑电路PC机系统板的可编程接口

、I/O总线槽的电路板（适配器）都是接口电路CPU接口电路I/O设备4I/O接口的主要功能⑴对输入输出数据进行缓冲和锁存输出接口有锁存环节输入接口有缓冲环节⑵对信号的形式和数据的格式进行变换微机直接处理：数字量、开关量、脉冲量⑶对I/O端口进行寻址⑷与CPU和I/O设备进行联络9.1.2

接口控制原理1数据传输的基本方式并行通信串行通信2传送控制方式查询方式中断方式DMA方式数据的各位同时由源到达目的地距离短、

费用高适用于短距离、高速通信并行通信数据的各位同时在多根并行传输线上进行传输。D0D1D2源D3D4D5D6D70D0D1D2D3

目D4

的D5D6D71010110所必须的控制和状态信号所必须的控制和状态信号与CPU进行与外设进行端口译码电路控制电路并行接口作用连接CPU与并行外设，实现两者间的并行通信输出锁存或输入缓冲的作用典型硬件结构括：具有锁存或缓冲的数据端口CPU控制寄存器输入缓冲寄存器输出缓冲寄存器状态寄存器数据总线地址译码读出信号写入信号复位准备好中断请求地址片选A0A

1输入设备数据输入数据输入准备好数据输入回答输出设备数据输出数据输出准备好数据输出回答输入过程外设将数据=>接口状态线“数据输入准备好”=1；接口把接收到数据输入缓冲寄存器；数据输入回答=1，作为对外设响应信号；外设撤消“数据”和“数据输入准备好”信号；CPU从接口 数据接口收到数据，设置“输入准备好”状态位；供给CPU查询或向CPU发中断请求；CPU从接口

数据；数据总线处于高阻状态。开始下一个输入过程输出过程CPU往接口中输出数据接口中状态寄存器发中断请求；CPU向接口输出数据，数据到接口缓冲寄存器；接口自动清除“输出准备”好。将数据送往外设接口向外设发送一个“驱动信号”，启动外设接收数据。外设收到数据向接口发一个“数据输出回答”信号；接口收到的信号将状态寄存器中“输出准好”=1；CPU输出下一个数据。数据的各位依次由源到达目的地,费用低适用于长距离、中低速通信串行通信将数据的各位按时间顺序依次在一根传输线上传输。源

TD0

1

1

0

1

0

1

0目RD

的2传送控制方式查询方式（CPU与外设不同步工作）：传送前，先查询外设状态，准备好才传送，否则CPU处于等待状态。中断方式：外设与CPU处于并行工作，一旦外设准备好，外设向CPU发中断申请，条件具备，CPU暂停原程序执行，响应中断，外设与CPU串行工作。DMA方式（高速I/O及成组交换数据）：CPU不干予，由硬件实现

器与外设之间交换数据，称直接存取

器。9.2

I/O指令和I/O地址译码I/O端口的编址接口电路占用的I/O端口有两类编排形式地址空间I/O端口单独编址I/O地址空间独立于如8086/8088器

编址个地址空间I/O端口与它们共如M680014–

I/O指令没有

器指令丰富80x86采用I/O端口独立编址内存空间I/O空间FFFFF0I/O端口单独编址优点：I/O端口的地址空间独立控制和地址译码电路相对简单专门的I/O指令使程序清晰易读FFFF缺点：015I/O端口与

器

编址优点：–

不需要专门的I/O指令器数据存器地–

I/O数据存取与取一样灵活缺点：–

I/O端口要占去部分址空间–

程序不易阅读（不易分清访存和

外设）内存部分I/O部分存储空间0FFFFF168088/8086的输入输出指令;字节输入;字输入输入指令IN

AL,i8/DXINAX,i8/DX输出指令OUT

i8/DX,ALOUTi8/DX,AX;字节输出;字输出假设

端口218H的内容为7BHMOV

DX，218H信号变化过程：①A15~A0上出现地址信号0000

0010

0001

1000B(由CPU发出)②ALE上出现正脉冲信号③IOR

变低④D7~D0

上出现有效信号0111

1011B

(由端口送出)⑤IOR变高，数据进入ALD7

~

D0IORA15~A0ALECLKIN

AL,

DXT1

T2

T3Tw

T4假设(AL)=92HMOV

DX，319HOUT

DX，AL信号变化过程：①A15~A0上出现地址信号0000

0011

0001

1001B(由CPU发出)②ALE上出现正脉冲信号③IOW

变低④D7~D0

上出现有效信号1

0

0

1

0

0

1

0

B(由CPU送出)⑤IOW变高，数据写入319H端口A15~A0ALEIOWCLKD7

~

D0T1T2T3Tw

T4I/O端口的地址译码译码电路的作用译码电路的构成设计译码电路的方法片内译码和片选译码该电路在CPU执行指令MOV DX,

200H

IN AL,

DX将输入设备的数据读入CPU内AL中，）三态缓冲器输入设备数据线IOR地址译码地址线200H000D7~D0A15~A0与非例 一个输入设备的简单

接

口

电

路PC总线只在CPU执行从200H端口输入数据时，

三态门处于工作状态，输入设备的数据送上总线侧，而CPU执行其它指令时,

三态门处于高阻状态,

输入设备的数据线与总线侧断开该电路在CPU执行指令MOV

DX,

300HOUT DX,

AL将CPU内AL中的数据送至输出设备图一个输出设备的简单接口电路PC总线锁存器输出设备数据线地址译码地址线300H000D7~D0A15~A0IOW与非只在CPU执行从300H端口输出数据时，锁存器处于触发状态，其输出随输入变化，而CPU执行其它指令时,锁存器均处于锁存状态,其输出不随输入变化设计译码电路时：端口的选通信号通常为低电平有效除端口的地址信号参加译码外，控制信号IOW、IOR

(IO/M、

AEN也可参加译码)译码电路A0A1A14A15IOR

IOWAEN设计端口地址为218H的译码电路分析CPU执行IN/OUT指令时，发出端口的地址信号MOV

DX,

218HIN

AL,

DX

或

OUT DX,

AL对应218H端口的地址信号为（取A9~A0）：A9

A8

A7

A6

A5

A4 A3

A2

A1

A0

(地址信号)1

0

0

0

0

1

1

0

0

0

B2

1

8

H只要满足此地址取值的译码电路均可数据线DBRDWR端口译码电路0I/O接口PC总线D0~D7D0~D7A9A8A7A6A5A4A3A2A1A0AENIORIOW1

0

0

0

0

11

0

0

0

0

&译码电路部分满足：只当地址信号A9~

A0为：A9

A8

A7

A6

A5

A4

A3

A2

A1

A0CS

1

0

0

0

0

1

1

0

0

0即218H时，输出0，使CS有效输出1，使CS无效数据线DBRDWRCS端

口译码电路0A5A4A3IORIOWI/O接口C总线D0~D7D0~D71A9

0

A8

0

A7

0

A6

0

11A2

0

0

A1

0

A0AEN

0

&注意译码电路中：由于 地址线A15~A10未参与译码,

即:地址A15~A0为：××××

××10

0001

1000均能输出0,所以该电路使：一个端口对应多个地址共26=64个218，618,A18，E18

等等PC总线RDWRCSI/O接口D0~D7数据线DB0D0~D7A9A8A7A6A5A4A3A2A1A0AEN+5VIORIOW10000110000&&≥10端

口译码电路74LS3074LS20

074LS3274LS30为8

输入与非门74LS20为4

输入与非门74LS32为2

输入或门当地址信号为：A

A

A A

A

A A

A A

A9

8

7

6

5

4

3

2

1

01

0

0

0

0

1

1

0

0

0即地址为218H或门74LS32输出0，使I/O接口的CS有效。当端口地址信号为：A9

A8

A7

A6

A5

A4

A3

A2

A1

A01

0

0

0

0

1

1

0

0

0即218H时,Y0输出0，使I/O接口的CS有效74LS1383-8译218HY0Y1Y2ABCG1Y3Y4G2A

Y5Y6G2B

Y70000110000100&IORIOWPC总线I/O接口D0~D7CS&RDWR数据线DBD0~D7A0A1

A2AENA3A4A5A6A7A8A9端

口译码电路分析下图74LS138各输出端的译码地址74LS1383-8译ABY0Y1CY2G1Y3Y4G2A

Y5Y6G2B

Y700010&A3A4A5+5VA6A7A8A9AEN

IORIOWPC总线&端口译码电路1.先确定与使能控制G1、G2A、G2B相连的各引脚G1连+5V，始终有效G2A、G2B为0，则IOR、IOW任一为0A9

A8

A7

A6

，AEN为01

0

0

02.再分析与选择控制C、B、A

相连的各引脚考虑到A2、A1、A0未参加译码，其值任意，即A2A1A0的取值为000

~

111最后综合所有地址信号的取值，得出结论。A5

A4

A3CBA000Y00

01Y1010Y2011Y3100Y4101Y5110Y6111Y7使能控制选择控制未参与有效地址范围与输出端的关系A9

A8

A7

A6A5

A4

A3A2

A1

A01