FPGA实验报告8位计数器-徐艺萍

实验三8位计数器试验一、实验原理所做8位计数器，有1个时钟输入端，1个同步清0端，输出为8位并行输出，每来1个时钟脉冲，所输出的八位二进制数加1，当由00000000计数到时，计数器返回到00000000重新开始计数。其代码如下：modulecounter8(out,reset,clk);output]7:0]out;(可以不写吗)inputreset,clk;reg[7:0]out;always@(posedgeclk)beginif(reset)out<=0;熟悉开发环境，掌握工程的生成方法；熟悉SEED-XDTKXUPV2Pro实验环境；了解VerilogHDL语言在FPGA中的使用；通过掌握8位计数器的VerilogHDL设计，了解数字电路的设计。三、实验内容1用VerilogHDL语言设计8位计数器，进行功能仿真验证。使用chipscope-Pro生成ILA/IC0N核，在线观测调试。四、实验准备将USB下载电缆与计算机及XUPV2Pro板的J8连接好；将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接；启动计算机，当计算机启动后，将XUPV2Pro板的电源开关SW11打开到ON上。观察XUPV2Pro板上的+，+，+的电源指示灯是否均亮。若有不亮的,请断开电源，检查电源。五、实验步骤1．创建工程及设计输入⑴在E：'project、目录下，新建名为counter8的新工程；器件族类型(DeviceFamily)选择“Virtex2P”，器件型号(Device)选“XC2VP30ff896-7”，综合工具(SynthesisTool)选“XST(VHDL/Verilog)”，仿真器(Simulator)选“ISESimulator"⑵设计输入2．功能仿真⑴在sources窗口sourcesfor中选择BehavioralSimulation。(2)由TestBenchWaveForm添加激励源，如图1所示。图1波形激励编辑窗口仿真结果如图2所示。图2仿真结果从图中可以验证由VerilogHDL语言设计的8位计数器的工作是正确的。在reset=0时，数据输出在每一时钟上升沿到来时加1；在reset=1时，数据的输出为0。3．添加引脚约束⑴首先对生成的工程进行综合。2添加引脚约束，如图3所示。图3引脚约束4■添加ChipScope核采用核生成法。由于要对模块进行实时的控制，因此在这里需要1个ICON核，1个ILA核，1个VI0核。将例化模块所用到的代码加到counter8相应的位置，并进行修改，最后得到的代码如下modulecounter8(out,CLK);output[7:0]out;inputCLK;reg[7:0]out;wirereset;wire[35:0]CONTROL_ILA;wire[35:0]CONTROL_VIO;wireCLK;wire[0:0]ASYNC_OUT;wire[7:0]ASYNC_IN;ICONI_ICON(.CONTROL0(CONTROL_ILA),.CONTROL1(CONTROL_VIO));ILAI_ILA(.CLK(CLK),.CONTROL(CONTROL_ILA),.TRIG0(reset),.DATA(out));VIOI_VIO(.CONTROL(CONTROL_VIO),.ASYNC_OUT(ASYNC_OUT),.ASYNC_IN(ASYNC_IN));assignASYNC_IN=out;assignreset=ASYNC_OUT;always@(posedgeCLK)beginif(reset)out<=0;//同步复位elseout<=out+1;//计数endendmodule5．在线调试⑴设计综合和实现。⑵在实现步骤成功后，点击GenerateProgrammingFiles，生成bit流文件。⑶双击AnalyzeDesignUsingChipscope，出现chipscopeProAnalyzer窗口。双击图标，检测连接情况。⑷然后下载bit流文件。6．观测调试双击VIOConsole，可以看到异步输入信号在不停的变化着，如图4所示。图4调试结果1将异步输出信号即reset信号设为1，则异步输入都变为0如图5所示。图5调试结果2将异步输入信号设为总线形式，并重命名，可以更加直观的观测信号，如图6所示。图6调试结果3设置触发条件，然后双击按钮，出现ILA核捕获的数据波形，如图7所示。图7调试结果4对相应信号设为总线形式并重命名，可以更好的观测