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文档简介

实验六

Verilog设计编码器译码器一、实目的、进一步掌握基本组合逻辑电路的实现方法；、进一步了a语句的设计方法；、学习用ase语句设计数据优先编码/译码器的实现方法；、学习用ase语句设计设计总线/冲器的实现方法。二、实内容（选择中个以上完）、用语句设计并仿真译码器d，其真值表如下表所示。、Verilog设法设计并仿真线先编码器，其真值表如下表所示。、用Verilog设双向总线缓冲器电路，当EN=1且DIR=0时出A=BEN=1且DIR=1时输出否则输出高阻Z，文件命名为。、用Verilog言编写3-8译器的程序，符号如图所示，其中g1,g2a,g2b是能控制/

输入端，当为电平，g2a,g2b为电平时，译码器工作，其他状态时，译码器被禁止工作，全部输出均为无效电电平时Y0N=0为1CBA=001时，，余为1依此类推，文件命名为decoder3_8.v。（选做）、段码器真值表如下所示，其中输入显示字符data为4位进制，输出为位共阴极码，文件命名为。（选做）3线8线码器的元件符号如图所示ENA是码器的使能控制输入端时，译码器不能工作，线出（码器的输出有效电平为低电平码器工作A是3线据入端码器处于工作状态时CBA=000时，Y[7..0]=11111110即Y[0]=0时Y[7..0]=11111101（即Y[1]=0此类推，文件命名为。（选做）三、实步骤、建立电路的Verilog文，进行编译，直到编译无误。、建立电路的波形文件，编辑输入信号。、运行仿真器，并验证仿真。四

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