勇敢芯伴你玩转altera fpga第9章6个片内资源应用实例

AlteraFPGA的芯入门指第9章6个FPG内资源应用实 AlteraFPGA的芯入门指 第9章6个FPG内资源应用实 FPG内ROM实 新建IP核源文 ROM配 FPGA调 FPG内RAM实 RAM配 FPGA调 FPG内FIFO实 FIFO配 FPGA调 FPG内异步FIFO实 FIFO配 FPGA调 FPG内ROMFIFORAM联合实例之功 FPGA调 本章通过6个简单的实例，引领读者熟悉AlteraFPGA器件的内嵌资源以及逻辑分基于SignalTapII的超声波测距调试超声波测距原超声波模块的驱动控制原理很简单。如图9.1所示，用FPGA产生一个大于10us9.1：m，ECHO位：sm/sS=9.2它逻辑工作所需的时钟信号clk_25m和复位信号sys_rst_n；clkdiv_generation.v模块产生100KHz频率的一个时钟使能信号，即每10us产生一个保持单个时钟周期的高脉冲；ultrasound_controller.v10us的高脉9.39.4modulemodule//外部输入input inputultrasound_echo, output[0:0]led //D2指示灯wireclk_12m5//PLL12.5MHzwireclk_25m;//PLL25MHzwireclk_50m;//PLL50MHzwireclk_100m;//PLL100MHzwirepll_controllerpll_controller_inst.areset(!ext_rst_n.inclk0(ext_clk_25m.c0(clk_12m5.c1(clk_25m.c2(clk_50m.c3(clk_100m.locked(sys_rst_n assignled[0]=ultrasound_echo;clkdiv_generation.v模块代码解析moduleinputinputoutputmoduleinputinputoutputreg[7:0] always@(posedgeclkornegedgerst_n)if(!rst_n)cnt<=8'd0;elseif(cnt<8'd249)cnt<=cnt+1'b1;elsecnt<=8'd0;assignclk_100khz_en=(cnt==8'd249)?ultrasound_controller.v模块代码解析moduleinput inputmoduleinput input inputoutputinput always@(posedgeclkornegedge t<=17'd0;elseif(clk_100khz_en)beginelset<tt<=assignassignultrasound_trig=t17'd1)1'b1:1'b0;//10us高脉冲生成可以上一个实例cy4ex10的整个工程文件夹，更名为cy4ex11。然后在QuartusII来看如何添加SignalTapII逻辑分析仪的IP核。 yzer9.8所示，首先在“SignalConfigurationClock一列最后Options下的Filter为“SignalTapIIpre-synthesis”，单击“ListNodesFound时钟；完成设置后点击OK。9.8如图9.9所示，接下来设置采样深度（SampleDepth）为16K；触发类型（Type）为为Pretriggerposition；触发条件（Triggerconditions）为1。9.9IIpre-synthesis”，再单击“ListNodesFoundultrasound_echo和ultrasound_trig，同时选中它们，再单击“>SelectedNodes中，完成后点OK。9.109.119.129.13Settings如图9.14所示，在Settings中，找到“SignalTapIILogic 图9.14EnableSignalTapIILogic yzer设置ChainConfigurationSetupScanChainUSB-Blaster并建立连接，随后 图9.16选择信号如图9.17所示，可以看到采样信号ultrasound_echo和ultrasound_trig不停的有新的采样波形产生，如果在超声波模块前面放置物（比如一本书这个物距离超声波模块的远近，会让ultrasound_echo信号波形的高脉冲保持时间发生变化。图9.17信号波FPG内ROM实ROM9.18ROM实例功能框图本实例工程模块层次如图9.19所示。cy4.v代码中，可以查看其RTLSchematic9.20所示。cy4.v模块主要定内ROM，并产生FPG内ROM读地址，定时遍历ROM中的数据；此外，图中未示查看ROM时序modulemoduleinputext_clk_25m,//外部输入25MHz时钟信号inputext_rst_n, output[7:0]rom_data//ROM输出数据wireclk_25m;//PLL25MHzwireclk_50m;//PLL50MHzwireclk_65m;//PLL65MHzwireclk_108m;//PLL108MHzwireclk_130m;//PLL130MHzwirepll_controllerpll_controller_inst.areset(!ext_rst_n.inclk0(ext_clk_25m.c0(clk_12m5.c1(clk_25m.c2(clk_50m.c3(clk_100m.locked(sys_rst_n.clk(clk_25mPLL25MHzmoduleinputclk,inputrst_n,

output[7:0] reg[4:0]rom_addr;//ROMreg[9:0] always@(posedgeclkornegedgerst_n)if(!rst_n)cnt<=10'd0;elsecnt<= always@(posedgeclkornegedgerst_n)if(!rst_n)rom_addr<=5'd0;elseif(cnt==10'd0)rom_addr<=elseif((cnt>=10'd100)&&(cnt<10'd108))rom_addr<=elseif((cnt>=10'd110)&&(cnt<10'd124))rom_addr<=elseelseif((cnt10'd130&&(cnt10'd138rom_addrrom_addr+1'b1;elseif(cnt==200)rom_addr<=5'd10;// 地址10数据elseif(cnt210rom_addr5'd20;// 20elseROMIProm_controller_inst.address(rom_addr.clock(clk.q(rom_dataROM初始化文档创这里要创建一个ROM器初始化内容对应的文件。在当前工程路径“…\cy4ex18\source_code”下直接创建一个名称为rom_init、后缀为mif的文件，即rom_init.mif文件，如图9.21所示。表示，而数据总线是16进制表示。地址0的数据为16进制0x11，以此类推。个IP核是如何创建和配置的。Manager接着选择“CreatanewcustommegafunctionvariationNext。PORT在“Whatdevicefamilywillyoubeusing”后面的下拉栏中选择所使用的器件系列为“CycloneIV在“Whatnamedoyouwantfortheoutputfile?”下面输入工程所在的路径，并且在最后文件夹cy4ex18下面创建的ip_core文件夹和其下的rom文件夹。9.23ROMIPROMROM的第一个配置页面中（即“ParameterSettingsGeneral”页面9.24所示进行配置ROM的位8bits32words。其他设置如图使用默认设9.25所示，第二个配置页面（即“ParameterSettingsRegs/Clken/Aclrs”页面）勾选“’q’outputport第三个配置（即“ParameterSettingsMemInit”页面）9.26所示，勾选“Yes…”选项，接着将前面创建好的rom_init.mif文件加载进来。9.26ROMMemInit选项，该文件是这个IP核的例化模板。9.27ROMSummay配置页面点击“Finish”完成IP核的配置。9.28ROMIP例化模板rom_controller_inst.v打开如图9.29所示，到工程源码中，对“()”内（clock9.30代码中例化QuartusII工程中，点击菜单“ToolsRunSimulationToolRTLSimulation”进行仿真。当然了，在这之前，这个工程的仿真测试以及在QuartusII中的设置都已经就绪了。 这里需要注意，rom_addr出现新地址时，rom_data对应的数据要延时一个时钟周期才会出现。以最后一个图为例，当rom_addr0x01时，rom_data0x22，比地址FPGA调 Manager”后面的Programmer按钮进行。rom_addr信号的TriggerConditions一列，设置了值00h，表示rom_addr的值为0时我Manager后面的运行按钮，执行一次触发。9.34波形如图9.35、图9.36所示。大家可以对照的ROM初始化文件rom_init.mif中对应每个地址的数据与这里的是否一致。当然了，大家必须注意，地址rom_addr所对应的数据会相应滞后2个时钟周期后出现。例如，地址01h的数据不是11h，而是22h，FPG内RAM实写入其所有地址的数据，然后再遍历读出所有地址的数据。通过QuartusII中集成的逻辑分析仪SiganlTapII，可以观察FPG内RAM的读写时序。9.37RAM实例功能框图本实例工程模块层次如图9.示。cy4.v代码中，可以查看其RTLSchematic9.39所示。cy4.v模块主要定clk_25msys_rst_n；ram_test.vFPG逻辑分析仪SignalTapII将引出RAM的的读写控制信号和地址、数据总线，查看RAM的modulemoduleinputext_clk_25m,25MHzinputext_rst_n, output[7:0]ram_rddb//RAMwireclk_25m;//PLL25MHzwireclk_50m;//PLL50MHzwireclk_65m;//PLL65MHzwireclk_108m;//PLL108MHzwireclk_130m;//PLL130MHzpll_controllerpll_controller_inst.areset.areset(!ext_rst_n.inclk0(ext_clk_25m.c0(clk_12m5.c1(clk_25m.c2(clk_50m.c3(clk_100m.locked(sys_rst_n.clk(clk_25mPLL25MHz该模块的接口如下所示。ram_rddb[7:0]RAMChipScope用于在moduleinputclk,inputrst_n,

output[7:0] reg[4:0]ram_addr;//RAM地址reg[7:0]ram_wrdb;//RAM写入数据regram_wren; reg[9:0]cnt;always@(posedgeclkornegedgeif(!rst_n)if(!rst_n)cnt<=10'd0;elsecnt<=cnt+1'b1;always@(posedgeclkornegedgerst_n)if(!rst_n)beginram_wren<=1'b0;ram_addr<=5'd0;ram_wrdb<=8'd0;elseif((cnt>10'd0)&&(cnt<10'd33))beginram_wren<=1'b1;ram_addr<=ram_addr+1'b1;ram_wrdb<=elseif((cnt>10'd100)&&(cnt<10'd133))beginram_wren<=1'b0;ram_addr<=ram_addr+1'b1;ram_wrdb<=8'd0;elseram_wren<=1'b0;ram_addr<=5'd0;ram_wrdb<=8'd0;//32*8bit的 ram_controller_inst.address(ram_addr.clock(clk.data(ram_wrdb.wren(ram_wren.q(ram_rddb个IP核是如何创建和配置的。Maager选择“CreatanewcustommegafunctionvariationNext。PORT在“Whatdevicefamilywillyoubeusing”后面的下拉栏中选择所使用的器件系列为“CycloneIV在“Whatnamedoyouwantfortheoutputfile?”下面输入工程所在的路径，并且在最后ram_controller，然后点击Next进入下一个页面。这里它所在的路径，实际上是在工程文件夹cy4ex19下面创建的ip_core文件夹和其下的ram文件夹。图9.40RAMIP核选择与路径设RAMRAM的第一个配置页面中（即“ParameterSettingsWidths/BlkType/Clks”页面，页面）勾选“’q’outputport上ram_controller_inst.v文件的选项，该文件是这个IP核的例化模板。9.43RAMSummary配置页面点击“Finish”完成IP核的配置。例化模板ram_controller_inst.v打开如图9.45所示，到工程源码中，对“()”内9.45RAMIP（clock（address（dataram_addrram_wrdb015602地址写入数据57……。ram_rddb0156、02地址对应的数据57……。FPGA调 在右侧的“JTAGChinaConfigurationUSBBlaster的连接后，点击“SOFManager”后面的Programmer按钮进行。Manager后面的运行按钮，执行一次触发。9.52为低电平，而ram_addr也一直在变化，表示读出RAM不同地址的数据。数据57h；03h地址写入数据58h；……。据不75h，而56h;02h地址对应读出数57h；03h对应58h；……。这和前面FPG内FIFO实数据，然后再读出所有数据。通过QuartusII集成的逻辑分析仪SignalTapII，可以观察FPG内FIFO的读写时序。9.56FIFO实例功能框图本实例工程模块层次如图9.57所示。cy4.v代码中，可以查看其RTLSchematic9.58所示。cy4.v模块主要定FIFO，并产生FPG内FIFO读写控制信号和写入数据，定时读出FIFO中的数据；使用在线逻辑分析仪SignalTapII引出FIFO的读写控制信号和地址、数据总线，查看FIFO的读modulemoduleinputext_clk_25m,//外部输入25MHz时钟信号inputext_rst_n, outputfifo_full, //FIFO满标志位outputfifo_empty, //FIFO空标志位outputfifo_rdrdy, output[7:0]fifo_rddb //FIFO读出数据总线wireclk_25m;//PLL25MHzwireclk_50m;//PLL50MHzwireclk_65m;//PLL65MHzwireclk_108m;//PLL108MHzwireclk_130m;//PLL130MHzpll_controllerpll_controller_inst.areset(!ext_rst_n.inclk0(ext_clk_25m.c0(clk_12m5.c1(clk_25m.c2(clk_50m.c3(clk_100m.locked(sys_rst_n.clk(clk_25mPLL25MHz modulemoduleinputinputinputoutput output outputreg output[7:0] //定时产生32个FIFO数据写入和读出操作reg[7:0]fifo_wrdb;//FIFO写入数据regfifo_wren; //FIFO写使能信号regfifo_rden; //FIFO读使能信号reg[9:0]always@(posedgeclkornegedgeif(!rst_n)cnt<=elsecnt<=always@(posedgeclkornegedgeif(!rst_n)beginfifo_wren<=1'b0;fifo_rden<=1'b0;fifo_wrdb<=elseif((cnt>10'd0)&&(cnt<10'd33))beginfifo_wren<=1'b1;fifo_rden<=1'b0;fifo_wrdb<=cnt[7:0]+8'h55;elseif((cnt>10'd100)&&(cnt<10'd133))beginfifo_wren<=1'b0;fifo_rden<=1'b1;fifo_wrdb<=elsefifo_wren<=1'b0;fifo_rden<=fifo_wrdbfifo_wrdb<=always@(posedgeclkornegedgeif(!rst_n)fifo_rdrdy<=1'b0;elsefifo_rdrdy<=fifo_rden;FIFO读时能信号fifo_rden拉高后只需1个时钟周期，数据就出现在FIFO的读数据总线fifo_rddbalways@(posedgeclkornegedgeif(!rst_n)fifo_rdrdy<=1'b0;elsefifo_rdrdy<=fifo_rden;//32*8bit的 fifo_controller_inst.aclr(!rst_n.clock(clk.data(fifo_wrdb.rdreq(fifo_rden.wrreq(fifo_wren.empty(fifo_empty.full(fifo_full.q(fifo_rddb在本例程的工程源码fifo_test.v中，例化了一个FIFO器IP核。下面就看看这个IP核是如何创建和配置的。Maager选择“CreatanewcustommegafunctionvariationNext。在“Whatdevicefamilywillyoubeusing”后面的下拉栏中选择所使用的器件系列为“CycloneIV在“Whatnamedoyouwantfortheoutputfile?”下面输入工程所在的路径，并且在最后fifo_controller，然后点击Next进入下一个页面。这里它所在的路径，实际上是在工程文件夹cy4ex20下面创建的ip_core文件夹和其下的fifo文件夹。图9.59FIFOIP核选择与路径设FIFO面9.60FIFO8bits32个words。其他设9.61所示，第二个配置页面（即“ParameterSettingsSFIFOOptions”页面）勾上fifo_controller_inst.v文件的选项，该文件是这个IP核的例化模板。9.61FIFOSummary配置页面点击“Finish”完成IP核的配置。例化模板fifo_controller_inst.v打开如图9.63所示，到工程源码中，对“()”内的QuartusII中，点击菜单“ToolsRunSimulationToolRTLSimulation”进行仿真。接着，中可以查看读FIFO的波形。9.65FIFOfifo_wrenFIFO写入操作，右边fifo_rden拉高时执行FIFO读操作。9.66FIFO0x56,0x57,0x58……。FIFO已经不是出于空状态了。9.66FIFO钟周期（fifo_rdrdy信号拉高了）0x560x57,0x58……。这和写入FIFO的数据是一致的。由于在执行读操作前，FIFO的32个数据出于满状FIFO到FIFO中，如测试波形中依次写入的数据56、57、58……。测试波形中依次写入的数据56、57、58……。FIFOFPGA调 在右侧的“JTAGChinaConfigurationUSBBlaster的连接后，点击“SOFManager”后面的Programmer按钮进行。后单击InstanceManager后面的运行按钮，执行一次触发。9.68写入FIFO的数据；而后面一组fifo_rden为高电平，表示从FIFO读出数据。写入数据，然后再读出所有数据。通过QuartusII集成的逻辑分析仪SignalTapII，可以观察FPG内异步FIFO的读写时序9.72FIFO读写的时钟也不同。异步FIFO对于跨时钟域的应用非常有帮助，比同步FIFO实用得多了。9.73FIFOcy4.v代码中，可以查看其RTLSchematic9.74所示。cy4.v模块主要定FIFO，并产生FPG内FIFO读写控制信号和写入数据，定时读出FIFO中的数据；使用在线逻辑分析仪SignalTapII引出FIFO的读写控制信号和地址、数据总线，查看FIFO的读modulemoduleinputext_clk_25m,25MHzinputext_rst_n, outputfifo_full, //FIFO满标志位output output output[15:0fifo_rddb//FIFOwireclk_12m5//PLL12.5MHzwireclk_25m;//PLL25MHzwireclk_50m;//PLL50MHzwireclk_65m;//PLL65MHzwireclk_108m;//PLL108MHzwireclk_130m;//PLL130MHzpll_controllerpll_controller_inst.areset.areset(!ext_rst_n.inclk0(ext_clk_25m.c0(clk_12m5.c1(clk_25m.c2(clk_50m.c3(clk_100m.locked(sys_rst_n.wr_clk(clk_12m5PLL12.5MHz modulemoduleinputwr_clk, //PLL输出12.5MHz时钟inputrd_clk, //PLL输出50MHz时钟inputrst_n, outputfifo_full, output outputreg output[15:0fifo_rddb//FIFO //定时产生32个FIFO数据写入和读出操作reg[7:0]fifo_wrdb;//FIFO写入数据regfifo_wren; //FIFO写使能信号reg always@(posedgewr_clkornegedgett<= always@(posedgerd_clkornegedgett<=以下逻辑产生FIFO连续32个数据的写入控制，写入的数据fifo_wrdb为从always@(posedgewr_clkornegedgerst_n)if(!rst_n)beginfifo_wren<=1'b0;fifo_wrdb<=elset>10'd100)&&t<10'd131))//连续32fifo_wren<=fifo_wrdb elsefifo_wren<=1'b0;fifo_wrdb<=always@(posedgerd_clkornegedgerst_n)if(!rst_n)fifo_rden<=1'b0;elseif(( t>12'd800)&&( t<12'd816))fifo_rden<=1'b1;elsefifo_rden<=1'b0;always@(posedgerd_clkornegedgerst_n)if(!rst_n)fifo_rdrdy<=1'b0;elsefifo_rdrdy<= fifo_controller_inst.aclr(!rst_n.data(fifo_wrdb.rdclk(rd_clk.rdreq(fifo_rden.wrclk(wr_clk.wrreq(fifo_wren.q(fifo_rddb.rdempty(fifo_empty.wrfull(fifo_full在本例程的工程源码fifo_test.v中，例化了一个FIFO器IP核。下面就看看这个IP核是如何创建和配置的。Maager选择“CreatanewcustommegafunctionvariationNext。在“Whatdevicefamilywillyoubeusing”后面的下拉栏中选择所使用的器件系列为“CycloneIV在“Whatnamedoyouwantfortheoutputfile?”下面输入工程所在的路径，并且在最后fifo_controller，然后点击Next进入下一个页面。这里它所在的路径，实际上是在工程文件夹cy4ex21下面创建的ip_core文件夹和其下的fifo文件夹。图9.75FIFOIP核选择与路径设FIFO面，如图9.76所示进行配置，这里设FIFO的写数据位宽8bits，读数据位宽16bit，32words（8bit。同时勾选异步FIFO选项“Nosynchronize……”。9.77所示，第三个配置页面（即“ParameterSettingsDCFIFO2”页面）勾选引引出FIFO异步复位信号。上fifo_controller_inst.v文件的选项，该文件是这个IP核的例化模板。9.78FIFOSummary配置页面点击“Finish”完成IP核的配置。例化模板fifo_controller_inst.v打开如图9.80所示，到工程源码中，对“()”内的QuartusII中，点击菜单“ToolsRunSimulationToolRTLSimulation”进行仿真。接着，中可以查看读FIFO的波形。操作，右边fifo_rden拉高时执行FIFO读操作。9.83FIFOPLLc012.5MHz同步，fifo_wren拉高时，每个时钟周期依次写入数据0xba,0xbb,0xbc,0xbd,0xbe,0xbf……。由于fifo_emptyread-side时钟同步的（PLLc250MHz，c04倍fifo_empty在FIFO第一个数据写入后第4个时钟周期拉低，表示FIFO已经不空了。9.83FIFO0xbdbc,0xbfbe8bit16bit，且写入数据的高字节处于读出数据的低8bit。这和写入FIFO的数据是一致的。由于在执行读操作前，FIFO32个数据出于满状态，因此fifo_fullFIFO数据读出后，fifo_full指示信号立刻拉低，表示FIFO已经不是出于满状态了。到FIFO中，如测试波形中依次写入的数据ba、bb、bc、bd……。测试波形中依次写入的数据babb、bcbd……。写入的8bit数据，低8bit代表第二个写入的8bit数据。FPGA调 在右侧的“JTAGChinaConfigurationUSBBlaster的连接后，点击“SOFManager”后面的Programmer按钮进行。后单击InstanceManager后面的运行按钮，执行一次触发。9.85写入FIFO的数据；而后面一组fifo_rden为高电平，表示从FIFO读出数据。写入时8bit，而读出是16bit（首字节在LSB），因此首先的读出的数据依次为BBBAh、FPG内ROMFIFORAM联合实例之功RAM，ROM有预的数据可供，将其放入FIFO中，随后再读出送到RAM供。通过QuartusII集成的逻辑分析仪SignalTapII，可以观察FPG内ROM、FIFO和RAM的读写时序，也可以只比较ROM预的数据和RAM最后读出的数据，确认整个读图9.89器联合实例功能框图9.90器联合实例模块层cy4.v代码中，可以查看其RTLSchematic9.91所示。cy4.v模块主要定义接口信号以及对各个子模块进行互联。pll_controller.vPLLIPFPGAclk_25msys_rst_n；onchip_mem_test.v模块例化图9.91器联合实例模块互联接modulemoduleinputext_clk_25m,25MHzinputext_rst_n, output[7:0]ram_dout//RAMwireclk_25m;//PLL25MHzwireclk_50m;//PLL50MHzwireclk_65m;//PLL65MHzwireclk_108m;//PLL108MHzwireclk_130m;//PLL130MHzpll_controllerpll_controller_inst.areset(!ext_rst_n.inclk0(ext_clk_25m.c0(clk_12m5.c1(clk_25m.c2(clk_50m.c3(clk_100m.locked(sys_rst_n.clk(clk_25m),//时钟信号，25MHzonchip_mem_test.v模块代码解析modulemodulei