数字电路与逻辑设计 基于VHDL的数字逻辑设计3

基于VHDL的数字逻辑设计时序逻辑部分常用时序逻辑电路设计（1）触发器设计（D）（2）计数器设计（分频器）（3）移位寄存器设计（4）状态机设计：序列检测器

状态机设计

我们可以用输入信号X和电路状态Q来描述时序电路的逻辑功能，这时时序电路称为

状态机（StateMachine）。根据输出信号和输入信号以及电路状态的关系，状态机可以分为两种：穆尔（Moore）型和米利（Mealy）型。Y=F[X,Q]

Y=F[Q]

米利（Mealy）型：穆尔（Moore）型：S0S20/01/0S31/0S11/10/00/10/01/0输出信号和输入信号无关。输入信号影响状态的转换。（1）More型状态机

LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmoreISPORT(Clk,reset:inStd_logic;din:inStd_logic;op:outStd_logic);ENDmore;ARCHITECTUREaOFmoreISTYPESTATE_TYPEIS(s0,s1,s2,s3);SIGNALstate:STATE_TYPE;BEGINPROCESS(clk,reset)BEGIN

If

（reset=‘1’）THEN

state<=s0;

else

IF

（clk’EventANDclk=‘1’）THENCASEstateIS

WHENs0=>IF

（din=‘1’）THENstate<=s1;

elsestate<=s0; ENDIF;

WHENs1=>IF

（din=‘0’）THENstate<=s2;

elsestate<=s1; ENDIF;WHENs2=>IF（din=‘0’）THENstate<=s3;

elsestate<=s2;ENDIF;

WHENs3=>IF

（din=‘1’）THENstate<=s0;

elsestate<=s1; ENDIF;

EndCase;

Endif;

Endif;

Endprocess;

op<=‘1’when（state=s1）else'0';

ENDa;S0S20/01/0S31/1S11/10/00/00/01/1（2）Mealy型状态机

LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmealyISPORT(Clk,reset:INSTD_LOGIC;--clockdin:INSTD_LOGIC;op:OUTSTD_LOGIC);ENDmealy;ARCHITECTUREaOFmealyISTYPESTATE_TYPEIS(s0,s1,s2,s3);SIGNALstate:STATE_TYPE;BEGIN

PROCESS(clk,reset) BEGIN

If

（reset=‘1’）THEN

state<=s0;

else

If

（clk‘EVENTANDclk=’1‘）then

CASEstateIS

WHENs0=>IFdin=‘1’THENstate<=s1;elsestate<=s0; ENDIF;

WHENs1=> IFdin='0'THENstate<=s2;elsestate<=s1; ENDIF;

WHENs2=> IFdin='0'THENstate<=s3;elsestate<=s2; ENDIF;

WHENs3=> IFdin='1'THENstate<=s0;elsestate<=s1; ENDIF;ENDCASE;Endif;

Endif;ENDPROCESS;op<='1'when(state=s0anddin=’1’)or(state=s1anddin=’1’)or(state=s3anddin=’1’)

else'0';

--输出不仅与状态有关，而且和输入有关。ENDa;

序列检测器检测序列：110010序列检测器CLKIDDS0S10/01/00/0S2S3S4S51/01/00/00/01/01/00/01/00/1三、VHDL设计规范1.文件头和修订列表文件头包含以下内容：·模块名·文件名·需要的库·模块描述·使用的仿真器——其运行平台和版本·使用的综合工具，其运行平台和版本·作者名字和e-mail修订列表包含以下内容：·修订版本号·改动的数据·修订者名字和e-mail·改动的详细描述三、VHDL设计规范-------------------------------------------------------------Title:--Project:-------------------------------------------------------------File:--Author:name<email>--Organization:--Created:--Lastupdate:三、VHDL设计规范--Platform:--Simulators:--Synthesizers:--Targets:--Dependency:三、VHDL设计规范---------------------------------------------------------------------------------Description:---------------------------------------------------------------------------------Copyright(c)notice---------------------------------------------------------------------------------Revisions:--RevisionNumber:--Version:--Date:--Modifier:name<e