计算机理想的存储器

理想的存储器速度很快价格便宜1第三章存储系统

冯诺依曼机的改进：运算器为中心存储器为中心目的：存放计算机系统中所需处理的程序与数据。 信息存储和交换的中心。2以存储器为中心的计算机结构

主存缓指存令器

缓读存器

缓写存器I/O部件……I/O部件CPU存储器≠存储系统33.1存储系统原理3.1.1存储系统的定义存储系统：两个或两个以上的速度、容量、价格不同的存储器采用硬件，软件或软、硬件相结合的办法联接成一个系统。对于应用程序员是透明的。4存储系统的构成基础

局部性原理（Theprincipleoflocality）较小硬件更快（Smallhardwareisfaster)

Cache存储系统；虚拟存储系统5

存储容量S：以字节数表示，单位为B、KB、MB、GB、TB等。

存储器速度T：存储器访问周期，与命中率有关。

存储器价格C：表示单位容量的平均价值,单位为＄C/bit或＄C/KB。计算机存储系统三个基本参数：存储系统的性能参数6M1(S1,C1,T1)M2(S2,C2,T2)(S,C,T)（1）存储容量

S:

要求：存储系统的容量接近M2存储器的容量提供尽可能大的地址空间，且能够随机访问

方法有两种：只对M2存储器编址，M1存储器只在内部编址另外设计一个容量很大的逻辑地址空间7（2）单位容量的平均价格C

:8（3）速度命中率：其中N1是对M1的访问次数，N2是对M2的访问次数

等效访问时间：命中时的访问时间为T1，不命中时的访问时间为T2，等效访问时间则是它们的概率均值

9(4）访问效率：访问效率e受H和r的影响：其中r=T2/T110例3.1：在虚拟存储系统中，两级存储器的速度相差特别悬殊T2＝105T１。如果要使访问效率e＝0.9，问需要有多高的命中率？解：0.9=1/(H+(1-H)100000)) 0.9H＋90000(1－H)＝189999.1H＝89999计算得H＝0.999998888877777…≈0.99999911例3.2：假设T2＝５T１，在命中率H为0.9和0.99两种情况下，分别计算存储系统的访问效率。解：

当H＝0.9时，e1＝1／(0.9＋5(1－0.9))＝0.72当H＝0.99时，e2＝1／(0.99＋5(1－0.99))＝0.96

提高存储系统速度的两条途径： 一是提高命中率H 二是两个存储器的速度不要相差太大其中：第二条有时做不到(如虚拟存储器)，因此，

主要依靠提高命中率

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M1103BT1=1us103BM2106BTB2=10usM3109BTB3=100us109B(a)(b)例3.4有一个109字节的程序被装入右图所示的M3准备运行。假定指令字长=1字节，程序中无转移指令和内存读/写指令。(1)按图(a)求T和e；增加中间层对e的影响(2)按图(b)推导三层体系的T公式；(3)按图(b)求T和e；(4)比较(1)(3)结果，有何结论？13解：14习题：P202，题3。效率提高。层间速度差减少，访问结论：插入中间层后，)4(%99%)11(10101010101010010110101101011101101011,10110)3(116234633333332332»=×+»-+-+=úûùêëé´+´-´+´-==--=TTeTssssTHHmmmm15•访问效率e受H和r的影响16

(5)加速比（P193）Cache-主存层次的主要作用是提高访问速度，系统的等效速度应高于主存（即M2）的原有速度，两个速度之比称为加速比。其中r=T2/T1173.1.2存储器的层次结构第一层第二层第三层第四层第五层每级存储器的性能参数可以表示为Ti，Si，Ci。存储系统的性能可表示为：Ti<Ti+1；Si<Si+1；Ci>Ci+1。速度提高容量增加

通用寄存器M1高速缓冲存储器M2

主存储器M3脱机大容量存储器M5

辅助存储器M4

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CPU和主存储器的接口不匹配问题处理器速度、存储器容量快速增长，但主存储器和处理器间的数传率却严重滞后。处理器和主存储器间接口是整个计算机中的关键通路，如果存储器/通路跟不上处理器的持续不断的要求，处理器会阻塞并处于等待状态。宝贵的处理器时间被浪费了.19方法：使主存的接口“更宽”，即增大总线数据宽度，增加每次所能取出的位数。通过在主存芯片中加入高速缓存或其他缓冲机制来改进主存接口，提高效率。通过在主存和处理器之间引入更复杂、更有效的高速缓存结构，来减少存储器访问频度。这包括在处理器中加入一级或多级高速缓存并在靠近处理器芯片的地方加入片外高速缓存。并行多存储器203.1.4并行存储器

并行存储器技术可提高主存系统整体等效速度，实际应用中，常与存储层次技术组合使用，互为补充，获得很高性能。并行存储器技术基本思想是用多个独立存储部件组成主存系统，让它们并行工作，在一个存储周期内可访问到多个数据，从而实现较高存取流量。并行存储器包括多种类型（并行访问、交叉访问和无访问冲突），重点介绍提高访问速度效果最显著的低位交叉访问。213.1.4.1并行访问存储器

通过增加存储器的字长，使得一个存储周期内能读写多个字。数据寄存器地址寄存器多路选择器MBR…存储体（m/n字×mw位）MAR……22优点：简单、容易。缺点：访问的冲突大。主要冲突：取指令冲突（条件转移时）读操作数冲突（需要的多个操作数不一定都存放在同一个存储字中）写数据冲突（必须凑齐n个数才一起写入存储器）读写冲突（要读出的一个字和要写入的一个字处在同一个存储字内时，无法在一个存储周期内完成）。233.1.4.2交叉访问存储器

高位交叉低位交叉24一、高位交叉访问

低位部分：体内地址b=log2n高位部分：存储体体号a=log2mm:体数n：每个体的容量数据总线地址总线WMDR00123…n-1MDR1nn+1n+2n+3…2n-1MAR0MAR3MDRm-1n(m-1)n(m-1)+1n(m-1)+2n(m-1)+3…n(m-1)MARm-1译码ab25二、低位交叉访问

低位交叉存储器结构

低位部分：存储体体号b=log2m高位部分：体内地址a=log2nWMDR00m2m3m…(n-1)mMDR11m+12m+13m+1…(n-1)m+1MAR0MAR3MDRm-1m-12m-13m-14m-1…nm-1MARm-1译码ab数据总线地址总线分时访问26低位交叉访问并行存储器的结构：

它由n个存储体组成（一般n为2的整次幂），每个体均有独立的地址译码器和数据缓冲器，以主存地址低位字段（最低的log2n位）作为体选译码信号，而剩下的高位字段则是体内地址。如图所示（设n=4）。27主存地址与结构参数的换算（P139）：其中：n──存储体个数，A──主存地址，j──体内地址，k──体序号（k=0，1，2，…，n-1）例3.1已知n=4，问主存地址13是在几号体的几号单元？解：由于n=4，体选译码信号使用主存地址的最低log2n=2位，所以地址13（其二进制为1101B）对应的体号k=1（即01B）、体内地址j=3（即11B），也就是说，地址13位于1号体的3号单元（参看前一页插图）。根据上式，所有k值（即体号）相同的地址之间均相差n的整倍数，称之为“模n同余”。28低位交叉访问并行存储器的加速机理：我们衡量存储器件速度的常用指标是存储周期Tm，它是同一存储单元连续两次启动的最小时间间隔，数值越小表明存储器件速度越快。传统存储系统只有一套地址译码器和数据缓冲器，所以各单元必须串行工作，也就是说每个Tm周期内至多只能完成一次访问。由多个存储体构成的并行存储器中，各个存储体都有独立的地址译码器和数据缓冲器，它们可以并行工作，使得一个Tm周期内可完成多次访问，相当于加速了多倍。最好情况下一个Tm周期内可完成n次访问。当前Tm周期中只要发现有一个新的访问地址与前面地址属于同一个存储体，该地址及其后面的地址就会被阻塞（称为访存冲突）,留到下一个Tm周期访问。机器地址序列常常具有顺序性，按照低位交叉的规律分配地址可使相继出现的地址落在相同存储体的概率降到最低（参见上图）。考虑到地址总线与数据总线的拥挤问题，一个Tm周期里发送的多个访问请求最好彼此错开Tm/n时间，如P140图3.11所示，否则实现的复杂度会增加。29工作方式：303）加速比的计算 对于有n个存储体的主存系统，每个主存周期能取出的平均字数N就是加速比。设p（k）表示每个主存周期能取出K个字的概率，则

显然，如果P（n）=1（P（1）…P（n-1）=0），则N=n；如果P（1）=1（P（2）…P（n）=0），则N=1。31 讨论：g=0，无转移时，N=n（g→0的极限），g=1，每条语句都转移时，N=1。 一般情况，如下表。 据统计，程序的转移概率g一般为0.2左右,从表中看，并行工作的存储体的个数n取不大于8为宜。当n大于8时，加速效果并不明显。存储体个数g=0.01g=0.1g=0.2g=0.3g=0.443.943.442.952.532.1887.735.704.163.142.461614.858.154.853.322.503227.509.665.003.332.5032

Kg=010.0