微机原理与接口技术 2时序课件

数据总线：各部件间数据传送的公共通道提问：什么是总线？总线的类型与功能？工作方式：它们协调完成数据传送：CPU首先通过地址总线和M/IO寻址存储器单元或I/O端口，然后通过RD或WR控制线确定数据传送方向，最后被选通的寄存器与CPU数据总线实现数据传送地址总线：用于CPU寻址存储器单元和I/O2.48086CPU的总线时序控制总线：用于控制单元控制数据总线上的传送过程是指信号高低电平(有效或无效)变化及相互间的时间顺序关系。时序（Timing）：CPU时序决定系统各部件间的协调与同步。总线时序描述CPU引脚如何实现总线操作。2.48086CPU的总线时序总线操作是指CPU通过总线对外的各种操作。描述总线操作的微处理器时序有三级：指令周期总线周期时钟周期2.4.18086CPU的总线周期时钟周期：CPU的基本时间单位。又称为T状态。总线周期：CPU访问一次存储器单元或I/O端口完成一

个字节交换所需要的时间。基本总线周期：由4个时钟周期组成，即称4个T状态，即T1，T2，T3，T4。通常CPU进行一次读写操作只需4个T。例如：8086CPU的主频是5MHZ，一个时钟周期就是200ns；80186的主频是10MHZ，一个时钟周期就是100ns；扩展总线周期：

(1)等待周期TW存储器与I/O接口的速度跟不上CPU的读写速度，就应加等待周期，在总线周期的T3和T4之间插入。

(2)空闲周期Ti系统总线处于空闲状态时，即执行空闲周期Ti。在两个总线周期之间插入。指令周期：是指一条指令经取指、译码、读写操作数到执行完成的全过程。若干总线周期组成一个指令周期。2.4.18086CPU的总线周期基本总线周期由4个T状态组成：T1、T2、T3、T4等待时钟周期Tw，在总线周期的T3和T4之间插入空闲时钟周期Ti，在两个总线周期之间插入

T1T2T3T4TiTi

T1T2T3TwTwTwT4TiTi

总线周期总线周期若干个1~2个指令周期

T1T2T3TwTwTwT4CLKREADY前沿检测等待周期2.4.18086CPU的总线周期课堂思考1：何时有总线周期？（1）取指周期：任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码；（2）存储器读周期、存储器写周期：指令执行过程中，任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期；（3）I/O端口读周期、I/O端口写周期：只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期；课堂思考2：为什么需要扩展总线周期？CPU总线周期采用同步时序各部件都以系统时钟信号为基准；当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）。

CPU与外设接口常采用异步时序它们通过应答联络信号实现同步操作。总线操作中实现时序同步是关键!

标志寄存器:清零指令指针(IP):0000HCS:FFFFHDS、ES、SS:0000H

指令队列:空其它寄存器:0000H

复位脉冲的有效电平(高)必须超过4个时钟周期(开启电源引起的复位时间大于50µs)2.3.38086CPU的总线操作时序一、系统复位与启动时序2.3.38086CPU的总线操作时序二、存储器的读周期时序（最小模式）例：MOVAL,[1000H];M/IO=1T1状态：A19~A0上是地址信息，出现ALE信号后，将地址锁存到地址锁存器（8282）。T2状态：地址信息消失，A19~A16从地址信息变为状态信息S6-S3。数据允许信号DEN在T2状态有效。T3状态：AD0~AD15上出现数据。此时RD信号有效即为0。TW状态：若存储器的工作速度较慢，不能满足基本时序要求，使用一个产生READY的电路，以使在T3状态之后，插入一个等待周期TW。T4状态：CPU采样数据，结束一个总线周期。2.3.38086CPU的总线操作时序二、存储器的读周期时序（最小模式）例：MOV[1000H],AL;M/IO=1T1状态：A19~A0上是地址信息，出现ALE信号后，将地址锁存到地址锁存器（8282）。T2状态：地址信息消失，A19~A16从地址信息变为状态信息

S6~S3。T3状态：AD0~AD15上出现数据。WR信号有效（WR=0）。TW状态：若存储器或外设的工作速度较慢，不能满足基本时序要求，使用一个产生READY信号的电路，以使在T3状态之后，插入一个等待周期TW。T4状态：CPU认为数据已写入存储器，结束一个总线周期。2.3.38086CPU的总线操作时序三、存储器的写周期时序（最小模式）I/O接口读写周期时序与存储器读写周期时序类似。仅M/IO不同例1：INAL,40HM/IO=0,RD=0,ALE=1

例2：OUT43H,ALM/IO=0,WR=0,ALE=12.3.38086CPU的总线操作时序四、I/O接口的读写周期时序（最小模式）

外部中断通过INTR或NMI向CPU申请中断。执行中断响应周期。2.3.38086CPU的总线操作时序五、中断响应周期时序第一个中