学业辅导精编版-4vhdl实验报告

实验六DPLL设计与实一．实验目二．实验内1.51050~1100Hz（50%占空比的，并且输入信号频率可能在1050~1100Hz内缓慢变化，频率变化速率不高于小10Hz/s，SignalFrequencysignalgeneratorJB1dpllJB1信号通过所要设计的dpll模块，输出1.5倍频50%占空比的到JB2口Frequencydetector模块检测JB2口产生的1.5倍频50%占空比的三．整体思路解决方案及FPGA资源使用情1.计算输入信号频率T1T0进行计数，即可得:T1=n*当flag为0即上一信号钟周期时输入信号为低电平而当前输入信号为高电平时，nums，并将计数变量Num_tmp置1即重新从上跳沿开始计数，flag置1刷新状态。并高电平的跳变，flag1。ledif(clk'eventandclk='1')if(flag0')thenif(signal_in'1'thennums:=Num_tmp;flagtmp<=Num_tmp:=flag:=elsif(signal_in0'thenflagtmp<='0';Num_tmp:=Num_tmp+1;endif;elsif(flag='1')if(signal_in'1'thenflagtmp<='0';Num_tmp:=Num_tmp+1;elsif(signal_in0'thenflagtmp<=flagNum_tmp:=Num_tmp+1;endif;endif;endif;period<=if(nums>47620)thenlow<='1';elselow<='0'endif;1050Hzif(nums<45455)thenhigh<='1';elsehigh<=endif;syncT21.51.5T1=1.5*T1=n*

T2=m*n=m*2*n=m*此即为由输入信号n得到输出信号m的式。首先n取自全局变量period，由信号的频率,在此process中，n用period_tmp表示，m用Num_tmp计数表示。当计数结束后赋给全局变量NumNum_tmp计数值重置为1即重新开始计数输出信号周期。完成1.5需要进行相位调则是以Num_tmp*3刚好大于period_tmp*2完成对输出频率的此时输出信号的1.5个周期相比输入信号1个周期会有相位超Num_tmp*3刚好大于period_tmp*2，所以Num_tmp*3period_tmp*21m*3–n*2=1相当于输出信号每个周期将超前输出信号1/3或2/3个信号钟周期的相位Num_tmp*3period_tmp*2Num_tmp*3period_tmp*2得到相位超前值，设为flag_tmp为全局变量。则实际代码可简化为(编写代码时未进flag_tmp<=Num_tmp*3-period_tmp*ifrising_edge(clk)thenperiod_tmp:=if(Num_tmp*3<period_tmp*2)then---未达到条件持续计Num_tmp:=Num_tmp+elsif(Num_tmp*3period_tmp*2)then0Num_tmp:=flag_tmp<=elsif(Num_tmp*3>if(Num_tmp*3period_tmp*22)then2/3flag_tmp<=2;elsif(Num_tmp*3period_tmp*21then1/3flag_tmp<=1;endif;Num_tmp:=1;endif;endif;1、2Numflag_tmpflagtmpm，输出信号每个周期超前的相位差和输入信号上跳信号。Num_tmp*2Num直到Num_tmpNum1.550%的输出信号。但是输出信号未达到锁相与同步的要求。可能超前0、1/32/3个信号钟周期的相位。同时输出信号计数值都是有1Numflag_tmp=1或2时，达到的效果则是会2/3或1/3个信号钟周期。1/3个信号钟周期的相位而从2开始计数到Num截止时将2/3个信号钟周期的相外1个周期从2开始，则达到的效果将会是相位差超前2次1/3而1次2/3达flag_tmp=2，1Num2/3个信号钟周期的相位，而从2开始计数到Num截止时将1/3个信号钟周期的相位；33112个周期从2开始，则达到的效果将是相位差超前1次2/3而2次1/3达到平衡。由于输出信号的频率输入信号的1.5倍，所以当输入信号为上跳沿时即flagtmp=1Num_tmp1Num/2附近。即当输入信号上跳时，对当前计数值进行判断，若Num_tmp不在1附近（代码判断为(Num_tmp>5)）并且不在Num/2附近（代码判断为((Num_tmp*2-Num>5)5))Numifrising_edge(clk)ifflagtmp'1'thenif(Num_tmp5)and((Num_tmp*2Num5)or(Num_tmp*2Num5))thenNum_tmp:=0;---输出信号不在上跳沿或下跳沿附近endif;endif;if(flag_tmp0)then0if(Num_tmp*2<Num)thenNum_tmp:=Num_tmp+1;elsif(Num_tmp<Num)thenNum_tmp:=Num_tmp+1;elsif(Num_tmp=Num)Num_tmp:=1;endif;endif;if(flag_tmp1)then1/3if(Num_tmp*2<Num)thenNum_tmp:=Num_tmp+1;elsif(Num_tmp<Num)thenNum_tmp:=Num_tmp+1;elsif(Num_tmp=Num)thenif(flag_tmp_tmp0then2Num_tmp:=1;flag_tmp_tmp:=flag_tmp_tmp-1;elsif(flag_tmp_tmp=0)then---1Num_tmp:=2;flag_tmp_tmp:=2;endif;endif;endif(flag_tmp=2)then 2/3if(Num_tmp*2<Num)thenNum_tmp:=Num_tmp+1;elsif(Num_tmp<Num)thenNum_tmp:=Num_tmp+1;elsif(Num_tmp=Num)thenif(flag_tmp_tmp>0)then---2Num_tmp:=2;flag_tmp_tmp:=flag_tmp_tmp-1;elsif(flag_tmp_tmp0)then1Num_tmp:=1;flag_tmp_tmp:=2;endif;endif;endif;endif;sync<=LogicTotalNumberSliceNumberusedasFlipNumberusedasNumberof4inputNumberofoccupiedNumberofSlicescontainingonlyrelatedNumberofSlicescontainingunrelated0TotalNumberof4inputNumberusedasNumberusedasaroute-NumberusedasShift2NumberofbondedNumberof3AverageFanoutofNon-ClockWARNING:Xst:819-"E:/VHDL/VHDL_DPLL/VHDL_DPLL/dpll.vhd"line155:Oneormoresignalsaremissingintheprocesssensitivitylist.ToenablesynthesisofFPGA/CPLDhardware,XSTwillassumethatallnecessarysignalsarepresentinthesensitivitylist.Pleasenotethattheresultofthesynthesismaydifferfromtheinitialdesignspecification.Themissingsignalsare:<f_up>,<f_down>,WARNING:Xst:646-Signal<dummy1>isassignedbutneverused.Thisunconnectedsignalwillbetrimmedduringtheoptimizationprocess.WARNINGWARNINGDPLL模WARNING:Xst:1780-Signal<clk_tmp>isneverusedorassigned.Thisunconnectedsignal