微机原理第四章课件

第4章第4章第4章微处理器外部特性教学重点

最小组态下的基本引脚和总线形成最小组态下的总线时序第4章微处理器外部特性教学重点4.18088的引脚信号和总线形成外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：⑴引脚的功能⑵信号的流向⑶有效电平⑷三态能力指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效输出正常的低电平、高电平外，还可以输出高阻的第三态4.18088的引脚信号和总线形成外部特性表现在其引脚信两种组态模式两种组态构成两种不同规模的应用系统1）最小组态模式MN/MX*接高电平为最小组态模式系统中只有一个微处理器，构成小规模的应用系统总线控制信号直接由CPU产生的，总线控制逻辑电路被减到最少适用于由单微处理器组成的小系统2）最大组态模式将引脚MN/MX*接低电平(接地)构成较大规模的应用系统，例如可接入数值协处理器8087系统中至少包含两个微处理器：一个为主处理器，即8086/8088CPU，其他微处理器为协处理器，协助主处理器工作CPU和总线控制器8288共同形成系统总线信号两种组态模式两种组态构成两种不同规模的应用系统8086最小系统配置8086最小系统配置8086最小系统配置最小组态下8086=CPU+存储器+I/O端口电路+时钟发生器+地址锁存器+数据收发器1)时钟发生器8284A8284A用于8086系统的时钟发生器/驱动芯片为8086以及其他外设芯片提供时钟信号8086最小系统配置最小组态下8086最小系统配置2)数据总线收发器8286/8287当数据总线上的外设端口部件较多时，须接入总线收发器以增加总线的驱动能力8286/8287，三态，输出的8位，具有很强的总线驱动能力3)地址锁存器8282由于CPU的地址/数据和地址/状态总线分时复用，必须加入地址锁存器总线周期的T1状态(即在数据送上总线之前)先将地址锁存起来，以使在整个读/写总线周期内保持地址稳定8282是8位三态数据锁存8086最小系统配置2)数据总线收发器8286/82878086最大系统配置8086最大系统配置8086最大系统配置与最小方式系统配置相比，增加了一个总线控制器8288总线控制器8288用来产生具有适当定时的总线命令信号和总线控制信号也就是在最大方式下，CPU不直接产生系统所需的总线控制信号，所有总线控制信号均由总线控制器8288产生8086最大系统配置与最小方式系统配置相比，增加了一个总线控两种模式的比较1）不同之处最小模式下系统控制信号由CPU直接提供最大模式下因系统复杂，芯片数量较多，为提高驱动能力和改善总线控制能力，系统控制信号由总线控制器8288提供最小模式下CPU仅提供一组总线请求/响应信号(HOLD、HLDA)，单向最大模式下CPU提供两组总线请求/响应信号(RQ0/GT0、RQ1/GT1)，分时双向两种模式的比较1）不同之处两种模式的比较2）相同之处低位地址线与数据线分时复用。为保证地址信号维持足够的时间，需使用ALE信号将低位地址线锁存（通过锁存器8282），以形成真正的系统地址总线8086的数据线通过数据收发器8286后形成系统数据总线，可以增大驱动能力，数据收发器由DEN和DT/R两个信号控制两种模式的比较2）相同之处4.1.18088的两种组态模式两种组态利用MN/MX*引脚区别MN/MX*接高电平为最小组态模式MN/MX*接低电平为最大组态模式两种组态下的内部操作并没有区别IBMPC/XT采用最大组态本书以最小组态展开基本原理通常在信号名称加上划线（如：MX）或星号（如：MX*）表示低电平有效4.1.18088的两种组态模式两种组态利用MN/MX*8086的引脚功能8086微处理器采用40条引脚的双列直插式封装为减少引脚，采用分时复用的地址/数据总线，因而部分引脚具有两种功能在两种工作方式下，部分引脚的功能是不同的8086的引脚功能8086微处理器采用40条引脚的双列直插8088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET80888088的引脚图140GNDVCC8088微机原理第四章课件两种工作方式公用引脚引脚构成了微处理器级总线，引脚功能也就是微处理器级总线的功能在40条引脚中:引脚1和引脚20：接地端(GND)引脚40：电源输入端(VCC)：采用的电源电压为+5V±10%引脚19：时钟信号输入端(CLK)，时钟信号占空比为33%时是最佳状态其余36个引脚：按功能可分为地址/数据总线(20条)+控制总线(16条)两种工作方式公用引脚引脚构成了微处理器级总线，引脚功能也就是两种工作方式公用引脚1)地址/数据总线20条地址总线，16条数据总线为减少引脚，采用分时复用方式，共占20条引脚AD15～AD0(AddressDataBus，I/O，三态)为分时复用的地址数据总线A19/S6～A15/S3(AddressStatusBus，输出，三态)为分时复用的地址/状态信号线2)控制总线16条引脚，24～31引脚在两种工作方式下功能不同NMI输入(Non-MaskableInterrupt)，非可屏蔽中断请求信号输入引脚，上升沿有效两种工作方式公用引脚1)地址/数据总线两种工作方式公用引脚INTR输入(InterruptRequest)中断请求信号输入引脚，高电平有效RD输出(Read，三态)。读控制输出信号引脚，低电平有效RESET输入(Reset)。系统复位信号输入引脚，高电平有效READY输入(Ready)。“准备好”状态信号输入引脚，高电平有效TEST输入(Test)。测试信号输入引脚，低电平有效Minimum/MaximumModelControl(MN/MX*输入)，最小/最大工作方式设置信号输入引脚BHE/S7输出(BusHighEnable/Status，三态)，一个分时复用引脚两种工作方式公用引脚INTR输入(InterruptRe4.1.2最小组态的引脚信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚 4.1.2最小组态的引脚信号数据和地址引脚1.数据和地址引脚AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0其他时间用于传送8位数据D7～D0A15～A8（Address）

中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A81.数据和地址引脚AD7～AD0（Address/Data2.数据和状态引脚A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S32.数据和状态引脚A19/S6～A16/S3（Addres2.数据和状态引脚A19/S6-A16/S3：输出访问存储器的20位地址的高4位地址A19-A16A19/S6-A16/S3：输出CPU的工作状态A19/S6-A16/S3:：分时工作T1状态：输出地址的高4位信息T2、T3、T4状态：输出状态信息S6：指示8086/8088当前是否与总线相连，S6=0，表示8086/8088当前与总线相连S5：表明中断允许标志当前的设置。S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的中断请求；S5=1，表示CPU中断是开放的，允许一切可屏蔽中断源的中断申请2.数据和状态引脚A19/S6-A16/S3：输出访问存储S4、S3：指出当前使用段寄存器的情况S4、S3组合所对应的段寄存器情况

S4S3

段寄存器

00当前正在使用ES01当前正在使用SS10当前正在使用CS11当前正在使用DS2.数据和状态引脚S4、S3：指出当前使用段寄存器的情况S4、S33.读写控制引脚ALE（AddressLatchEnable）地址锁存允许，输出、三态、高电平有效ALE引脚高电平有效。有效时表示复用引脚AD7～AD0和A19/S6～A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来3.读写控制引脚ALE（AddressLatchEna3.读写控制引脚IO/M*（InputandOutput/Memory）

I/O或存储器访问，输出、三态输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址

3.读写控制引脚IO/M*（InputandOutpu3.读写控制引脚WR*（Write）

写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据

3.读写控制引脚WR*（Write）3.读写控制引脚IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期总线周期IO/M*WR*RD*存储器读低高低存储器写低低高I/O读高高低I/O写高低高3.读写控制引脚IO/M*、WR*和RD*是最基本的控制信3.读写控制引脚RD#WR#M/IO#对应的操作010I/O写操作011存储器写操作100I/O读操作101存储器读操作3.读写控制引脚RD#WR#M/IO#对应的操作010I/3.读写控制引脚READY

存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。

3.读写控制引脚READY3.读写控制引脚DEN*（DataEnable）

数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动DT/R*（DataTransmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）

3.读写控制引脚DEN*（DataEnable）3.读写控制引脚SS0*（SystemStatus0）

最小组态模式下的状态输出信号与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：1.取指 5.中断响应2.存储器读 6.I/O读3.存储器写 7.I/O写4.过渡状态 8.暂停3.读写控制引脚SS0*（SystemStatus0）4.中断请求和响应引脚INTR（InterruptRequest）

可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志，从而对中断请求进行屏蔽4.中断请求和响应引脚INTR（InterruptReq4.中断请求和响应引脚INTA*（InterruptAcknowledge）

可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线

4.中断请求和响应引脚INTA*（InterruptAc4.中断请求和响应引脚NMI（Non-MaskableInterrupt）

不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障4.中断请求和响应引脚NMI（Non-MaskableI5.总线请求和响应引脚HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权

DMA控制器等主控设备通过HOLD申请占用系统总线（通常由CPU控制）5.总线请求和响应引脚HOLDDMA控制器等主控设备通过H5.总线请求和响应引脚HLDA（HOLDAcknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权5.总线请求和响应引脚HLDA（HOLDAcknowle5.总线请求和响应引脚HOLD和HLDA是一对联络信号，时序关系如图下:5.总线请求和响应引脚HOLD和HLDA是一对联络信号，时6.其它引脚RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H6.其它引脚RESET6.其它引脚CLK（Clock）

时钟输入系统通过该引脚给CPU提供内部定时信号8088的标准工作时钟为5MHzIBMPC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns6.其它引脚CLK（Clock）6.其它引脚Vcc电源输入，向CPU提供＋5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态6.其它引脚Vcc6.其它引脚TEST*测试，输入低电平有效与WAIT指令配合使用当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步6.其它引脚TEST*最大方式下引脚定义数据、地址引脚信号与最小组态下相同，不同的是控制信号：QS1、QS0(InstructionQueueStatus，输出)。指令队列状态信号输出引脚。此二信号的组合给出了前一个状态中指令队列的状态，以便于外部跟踪CPU内部指令队列的动作S2*、S1*、S0*(输出，三态)。总线周期状态信号输出引脚，低电平的信号输出端LOCK*(Lock，输出，三态)。总线封锁输出信号引脚，低电平有效，有效时系统其他总线部件不能占用系统总线RQ*/GT1*、RQ*/GT0*(Request/Grant，输入/输出)。总线请求信号输入/总线允许信号输出引脚最大方式下引脚定义数据、地址引脚信号与最小组态下相同，不同的最大方式下引脚定义

在最大方式系统中，8288产生存储器和I/O端口读写命令信号和8282/8286的控制信号1)用于对地址锁存器和数据收发器的控制信号在ALE、DT/R*，信号的功能和定时波形与最小方式下CPU直接产生的相应信号相同DEN信号的功能同最小方式下CPU直接产生的DEN信号相同，不同之处是极性相反，所以经过反向后作为数据收发器的OE控制信号最大方式下引脚定义在最大方式系统中，8288产生存储最大方式下引脚定义2)用于系统控制总线的命令信号INTA*：向中断控制器或中断设备输出的中断响应信号IORC*：I/O读命令，指示I/O端口把被访问的I/O端口中的数据放到系统数据总线上IOWC*：I/O写命令，指示I/O端口接受系统数据总线上的数据，并将其写入被访问的I/O端口内MRDC*：存储器读命令，指示存储器把被访问的存储单元中的数据放到系统数据总线上MWTC*：存储器写命令，指示存储器接受系统数据总线上的数据，并将其写入被访问的存储单元中最大方式下引脚定义2)用于系统控制总线的命令信号最大方式下引脚定义在8086最大方式系统中，系统总线中的地址总线和数据总线与最小方式系统相同。控制总线有BHE*、IORC*、IOWC*、MRDC*、MWTC*、LOCK*、RQ*1/GT*、RQ*/GT0*、INTA*、INTR、NMI、TEST*、READY和RESET最大方式下引脚定义在8086最大方式系统中，系统总线中的地“引脚”小结CPU引脚是系统总线的基本信号可以分成三类信号：8位数据线：D0～D720位地址线：A0～A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有问题！“引脚”小结CPU引脚是系统总线的基本信号“引脚”提问提问之一：CPU引脚是如何与外部连接的呢？

解答：总线形成（第4.1.3节）提问之二：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答：总线时序（第4.2节）“引脚”提问提问之一：提问之二：4.1.3最小组态的总线形成当8086的MN/MX*接到+5V时，8086工作在最小工作模式最小工作模式一般用于组成基于8086CPU的最小系统在这种系统中，所有的总线控制信号都直接由8086产生，系统中的总线控制电路被减到最少4.1.3最小组态的总线形成当8086的MN/MX*接到4.1.3最小组态的总线形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系统总线信号A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线——采用3个三态透明锁存器8282进行锁存和驱动（2）8位数据总线——采用数据收发器8286进行驱动（3）系统控制信号——由8088引脚直接提供4.1.3最小组态的总线形成AD7～AD0A15～A8A4.1.3最小组态的总线形成图中可以看出：系统的控制信号全部由CPU发出与CPU连接的芯片为：

1)时钟控制器82842)地址锁存器82823)数据驱动器8286

4.1.3最小组态的总线形成图中可以看出：4.1.3最小组态的总线形成8086在最小模式下的典型配置：1、MN/MX：接+5V2、8284：一片，作为时钟发生器3、8282或74LS373：三片，作地址锁存器4、8286/8287：二片，作总线驱动器4.1.3最小组态的总线形成8086在最小模式下的典型配4.1.3最小组态的总线形成系统中：1片时钟发生器8284A

作用：(1)产生满足CLK要求的占空比1/3的时钟信号(2)对复位信号RESET和准备好信号READY进行同步

1片单向数据驱动器74LS244或3片地址锁存器8282

作用：8282对8086的地址信号进行锁存

原因：

(1)由于部分地址由分时复用引脚提供，在这些引脚上地址信息只在总线操作的第一个时钟周期出现，因此必须及时加以锁存(2)同时对它进行驱动，以增强它们的负载能力

4.1.3最小组态的总线形成系统中：4.1.3最小组态的总线形成2片数据总线收发器8286

作用：数据收发器8286作为双向数据驱动采用3个8282进行锁存和驱动Intel8282是三态透明锁存器，有8位输入、8位输出和2个控制端(选通控制端STB和输出允许控制端OE*)

4.1.3最小组态的总线形成2片数据总线收发器8286（1）20位地址总线的形成STB对数据锁存进行控制OE*对数据输出进行控制三态输出：输出控制信号有效时，允许数据输出；无效时，不允许数据输出，呈高阻状态透明：锁存器的输出能够随输入变化

（1）20位地址总线的形成STB对数据锁存进行控制（1）20位地址总线的形成(1)地址锁存器

如：8282，74LS573等8位锁存器均可作地址锁存器(见下图)8282有8位信号输入管脚DI7～DI08位三态信号输出管脚DO7～DO0OE*为输出允许信号，低电平有效，因接地而常有效，表示该锁存器始终允许地址输出STB是锁存信号，下降沿有效。与8088的ALE连接，当ALE有效时，从CPU输出的地址将直通8282的输出端；当ALE无效时，地址将被锁存并始终保持在系统的地址总线上（1）20位地址总线的形成(1)地址锁存器（1）20位地址总线的形成（1）20位地址总线的形成（1）20位地址总线的形成(2)系统地址总线的形成系统需要独立的地址总线，并在整个总线周期维持地址有效需外加地址锁存器来存储地址，20位地址要三片锁存器锁存器由ALE信号来控制，即ALE作为锁存器的输入控制信号，控制地址的写入BHE*信号也要存入外接的地址锁存器注意：ALE是高电平有效，必须和锁存器的控制信号的电平相一致。

（1）20位地址总线的形成(2)系统地址总线的形成（1）20位地址总线的形成(3)地址总线的形成（1）20位地址总线的形成(3)地址总线的形成（1）20位地址总线的形成将8086的20位地址和BHE*信号分为3组，与3片8282的DI7～DI0连接，CPU的地址锁存ALE与8282的STB端相连在ALE的下降沿时，对地址信号进行锁存也可以采用74LS373替代8282

地址锁存器8282相当于8个D触发器从真值表可以看出：1）当OE*为高，DO7～DO0为高阻状态2）当OE*为低且STB为高时，8282的输出等于输入，8282的输出信号DO7～DO0与输入信号DI7～DI0相等3）当STB由高变低，信号被锁存4）OE*为高电平时，8282的输出为高阻态，OE*为低，DO7～DO0有效（1）20位地址总线的形成将8086的20位地址和BHE*（1）20位地址总线的形成地址A与数据D的复用（片）总线信号作为锁存器的输入，由ALE控制输入，输出为直通方式，锁存器输出为地址信号ALE信号仅在新地址输出期间有效，使新地址输入锁存器，从而从复用总线上分离出地址信号由于锁存器输出为直通方式，使地址信号期延长到整个总线周期（1）20位地址总线的形成地址A与数据D的复用（片）总线信（1）20位地址总线的形成（1）20位地址总线的形成（2）数据总线的形成（4）总线收发器8286数据线负载大于CPU数据线输出能力时需在数据线上连接数据驱动器在Intel系列芯片中，数据收发器为8位的82868286有两组对称的数据引线A7~A0和B7~B0，为双向输入/输出线，三态1）双向驱动器：可朝两个方向驱动8位数据，发送时从A到B，接收时从B到A2）控制端：二个1）OE*：输出允许控制端，用来控制数据的输出，有效时允许数据出（从A到B或从B到A）2）T：方向控制端，用来控制数据驱动的方向，有效时从A侧向B侧驱动（2）数据总线的形成（4）总线收发器8286（2）数据总线的形成OE*是输出允许信号，输入，低电平有效当OE*为高电平时，A7~A0和B7~B0输出高阻T端控制数据传送方向1）T=1，表示数据从A流向B2）T=0，表示数据从B流向A连接：只需将8086的数据线连接8286的A组端口，8086的DEB*连接8286的OE*，8086的DT/R*连接8286的数据传送方向控制端T

也可采用通用器件(双向数据驱动器74LS245)替代8286（2）数据总线的形成OE*是输出允许信号，输入，低电平有效（2）数据总线的形成（2）数据总线的形成（2）数据总线的形成（2）数据总线的形成（2）16位数线总线的形成（5）数据总线形成CPU的DT/R*=1时，是数据发送（写）状态；DT/R*=0时，是数据接收（读）状态，所以可将DT/R*直接和8286的T相连

8286的输出OE*端必须由CPU的DEN*控制在CPU的存储器或I/O访问周期以及中断响应周期期间，DEN*输出低电平，即输出有效信号，使8286允许数据通过，完成数据的传输8286不能将OE*直接接地（如8282的OE*直接接地）（2）16位数线总线的形成（5）数据总线形成（2）16位数线总线的形成（2）16位数线总线的形成（2）16位数线总线的形成（2）16位数线总线的形成（3）系统控制信号的形成（6）系统控制信号的形成在最小方式下，由M/IO*、RD*、WR*的组合决定操作类型；系统的其它信号直接来自CPU（3）系统控制信号的形成（6）系统控制信号的形成（3）系统控制信号的形成由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/M*、WR*、RD*等其它信号的情况看详图（3）系统控制信号的形成由8088引脚直接提供74LS244双4位单向缓冲器分成4位的两组每组的控制端连接在一起控制端低电平有效输出与输入同相每一位都是一个三态门，每4个三态门的控制端连接在一起74LS244双4位单向缓冲器每一位都是一个三态门，双向三态缓冲器具有双向导通和三态的特性ABTOE*OE*＝0，导通

T＝1A→BT＝0A←BOE*＝1，不导通双向三态缓冲器具有双向导通和三态的特性ABTOE*OE*＝0Intel8282具有三态输出的TTL电平锁存器STB电平锁存引脚OE*输出允许引脚每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起Intel8282具有三态输出的每一位都是一个三态锁存器，Intel82868位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相OE*＝0，导通

T＝1A→BT＝0A←BOE*＝1，不导通每一位都是一个双向三态门，8位具有共同的控制端Intel82868位双向缓冲器OE*＝0，导通每一位都是74LS2458位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相E*＝0，导通

DIR＝1A→BDIR＝0A←BE*＝1，不导通74LS245与Intel8286功能一样74LS2458位双向缓冲器E*＝0，导通74LS245与I74LS273具有异步清零的TTL上升沿锁存器每一位都是一个D触发器，8个D触发器的控制端连接在一起74LS273具有异步清零的每一位都是一个D触发器，Intel8282具有三态输出的TTL电平锁存器STB电平锁存引脚OE*输出允许引脚每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起Intel8282具有三态输出的每一位都是一个三态锁存器，74LS373具有三态输出的TTL电平锁存器LE电平锁存引脚OE*输出允许引脚74LS373与Intel8282功能一样74LS373具有三态输出的74LS373与Intel82补充：三态门和D触发器三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路三态门：功率放大、导通开关器件共用总线时，一般使用三态电路：需要使用总线的时候打开三态门；不使用的时候关闭三态门，使之处于高阻D触发器：信号保持，也可用作导通开关三态锁存补充：三态门和D触发器三态门和以D触发器形成的锁存器是微机接输出设备利用锁存器接受CPU输出的数据1.使某输出设备锁存器的控制端处于触发状态，数据通过该锁存器2.当触发信号消失，数据锁存在锁存器中，外设侧数据不随总线侧数据的变化而变化，使慢速的外设有足够的时间处理数据

CPU

总线输出设备1CP1锁存器1输出设备2CP2锁存器2输出设备3CP3锁存器3输出设备利用锁存器接受CPU输出的数据1.使某输出设备锁存多个输入设备连在总线上时只有进行数据传送设备的数据线处于工作状态，而未传送数据的设备的数据线应处于高阻态。总线

CPU输入设备1EN1EN2输入设备2输入设备3EN3...多个输入设备连在总线上时只有进行数据传送设备的数据线处于工作D触发器DQCQ电平锁存DQCQ上升沿锁存电平锁存：高电平通过，低电平锁存上升沿锁存：通常用负脉冲触发锁存负脉冲的上升沿DQCQSR带有异步置位清零的电平控制的锁存器D触发器DQ电平锁存DQ上升沿锁存电平锁存：三态缓冲锁存器（三态锁存器）TADQCB锁存环节缓冲环节三态缓冲锁存器（三态锁存器）TADQB锁存环节缓冲4.1.4最大组态的引脚定义8288引脚图8288内部功能框图

8288共有2组输入信号和2组输出信号4.1.4最大组态的引脚定义8288引脚图8288内部功4.1.4最大组态的引脚定义在最大组态下，8088的数据/地址等引脚与最小组态相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*——3个状态信号LOCK*——总线封锁信号QS1、QS0——指令队列状态信号RQ*/GT0*、RQ*/GT1*——2个总线请求/同意信号4.1.4最大组态的引脚定义在最大组态下，8088的数据4.1.4最大组态的引脚定义特点：可组成多处理机系统控制信号以编码方式输出，需要专用的译码器——总线控制器——译码产生系统的控制信号多机系统中为协调各处理器对各共享资源使用而不发生冲突，需要（使用权）仲裁电路4.1.4最大组态的引脚定义特点：4.1.4最大组态的引脚定义S0、S1、S2(26、27、28，三态)：总线周期状态信号输出引脚，低电平的信号输出端信号组合起来，指明当前总线周期中数据传输过程的类型总线控制器8288利用这些信号产生对存储单元、I/O端口的控制信号S0S1S2性能100中断相应101读I/O端口110写I/O端口111暂停000取指令001读存储器010写存储器011无作用4.1.4最大组态的引脚定义S0、S1、S2(26、274.1.4最大组态的引脚定义LOCK*(Lock，29，三态)：总线封锁输出信号引脚，低电平有效1)一般与指令前缀LOCK配合使用2)CPU执行一条带LOCK前缀的指令时，该引脚输出有效电平，用来封锁其他总线请求设备，即此时不允许向CPU提出总线请求，直到CPU执行完该指令3)在中断响应周期中，用来临时封锁其他设备对总线的请求，以确保CPU能从数据总线上正确读取中断向量号，防止其它总线部件在中断响应过程中占有总线而打断一个完整的中断响应过程4.1.4最大组态的引脚定义LOCK*(Lock，294.1.4最大组态的引脚定义RQ/GT0、RQ/GT1(Request/Grant，31、30)1)总线请求信号输入/总线允许信号输出引脚2)供CPU以外的两个处理器，用来发出使用总线的请求信号和接收CPU对总线请求信号的应答3)双向的，请求与应答信号在同一引脚上分时传输，方向相反，其中31脚比的30脚优先级高4.1.4最大组态的引脚定义RQ/GT0、RQ/GT14.1.4最大组态的引脚定义QS1、QS0(InstructionQueueStatus，24、25)：1)指令队列状态信号输出引脚2)信号的组合给出了前一个T状态中指令队列的状态，以便于外部8088/8086CPU内部指令队列的动作跟踪QS1QS0性能00无操作01从指令队列的第一个字节取走代码10队列为空11除第一个字节外，还取走了后续字节中的代码4.1.4最大组态的引脚定义QS1、QS0(Instru总结具有分时复用总线功能的引脚AD0~AD15、A16/S3~A19/S6、BHE/S7具有三态性的引脚

AD0~AD15、A16S3~A19S6、BHE/S7、RD、WR、M/IO、DT/R、DEN、INTA等最大模式下和最小模式下含义不同的引脚24腿~31腿8086和8088不同的引脚2~8腿，39腿，28腿，34腿总结具有分时复用总线功能的引脚8086和8088CPU的异同8088/8086CPU芯片都是双列直插式集成电路芯片都有40个引脚，其中32个引脚在两种工作模式下的名称和功能是相同的还有8个引脚在不同的工作模式下，具有不同的名称和功能8088/8086的数据线与地址线、状态线是分时复用的除了个别引脚外，8088/8086的控制信号引脚的定义是一致的有差别的是：8088的第18脚为IO*/M，8086为IO/M*，主要是为了使前者能与8位微处理器8080/8085相兼容的缘故8086和8088CPU的异同8088/8086CPU芯片都8086和8088CPU的异同8088的第34引脚为SS0*，8086为BHE*/S7。因为8086有16根数据线，可用高、低8位总线分别进行一个字节的传送，也可同时传送两个字节，BEH*正是为此而设置的，而8088的数据线只有8根，无此要求，无需此引脚CPU与内存、I/O端口之间在时间上的匹配主要靠“READY”信号RD*信号与IO/M*或IO*/M配合使用，指明从内存或I/O端口读信息高4位地址线与状态线分时复用，在T1状态，输出地址信息，在其余状态或状态信息Reset引脚是复位信号输入端，系统启动或系统运行过程中，CPU接收到Reset信号后使系统复位8086和8088CPU的异同8088的第34引脚为SS0*4.1.5最大组态的总线形成4.1.5最大组态的总线形成4.1.5最大组态的总线形成图中8282和8286可分别用74LS373和74LS245代替在PC/XT系统总线上所采用的DMA传送方法是一种解决方案总原则：在进行DMA传送时，一定要保证总线形成电路的所有输出信号端都呈现高阻状态，即放弃对系统总线的控制4.1.5最大组态的总线形成图中8282和8286可分别4.1.5最大组态的总线形成8086在最大模式下的典型配置：1、MN/MX接地2、8284：一片，作系统时钟3、8282(三片)或74LS373(二片)：作锁存器4、8286/8287：二片，作数据收发器5、8288：一片，作总线控制器6、8259：一片4.1.5最大组态的总线形成8086在最大模式下的典型配4.1.5最大组态的总线形成系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN’*AEN*CENA19～A12A11～A8A7～A0D7～D0AD7～AD0A11～A8A19/S6～A16/S3A15～A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*～S0*S2*～S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*⑴

系统地址总线采用三态透明锁存器74LS373和三态单向缓冲器74LS244⑵系统数据总线通过三态双向缓冲器74LS245形成和驱动⑶系统控制总线主要由总线控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*4.1.5最大组态的总线形成系统总线信号MEMR*DMA8086在最小模式下的典型配置8284AREADYRESETALEBHE/A19~A16AD15~AD0地址锁存储器8282（三片）BHEDENDT/RM/IOWRRDHOLDHLDAINTRINTACLK收发器8286（两片）数据总线（16根）控制总线READYRESET8086MN/MX+5VA0~A19D0~D15CPU产生地址总线(20根)8086在最小模式下的典型配置8284AREADYRESET8086在最大模式下的典型配置80868282锁存储器（三片）8286收发器（2片）8288总线控制器READYRESET8284ARESETREADY/BHEA16~A19AD0~AD15/S0/S1/S2CLKMN/MX0DENDT/RA0~A19D0~D15ALESTB/BHEOE

T/MRDC/MWTC/IORC/IOWC/INTAALE。DEN。DT/R控制总线S0S1S28086在最大模式下的典型配置8086828282868284.1.5最大组态的总线形成系统地址总线形成：同最小方式系统数据总线形成：同最小方式系统控制信号形成：少数由8088的引脚直接提供，多数信号由总线控制器8288提供，分“命令”和“控制”两组总线控制器8288：由状态译码电路、控制逻辑、命令信号发生器以及控制信号发生器组成①命令：IOW*、IOR*、MEMW*、MEMR*、INTA*，用于读写操作和中断响应②控制：ALE、ETR*和DEN*，与最小组态下的同名引脚相同注：8288的地址允许AEN*和命令允许CEN连接AENBRD的AEN*，此二信号同时有效(表示由DMA提供的地址有效)或无效4.1.5最大组态的总线形成系统地址总线形成：同最小方式4.28088的总线时序总线操作(重点)系统复位与启动操作中断操作最小模式下总线请求与保持操作提问：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答：总线时序4.28088的总线时序总线操作(重点)提问：4.28088的总线时序背景：为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序4.28088的总线时序背景：为实现某个操作，芯片上的引4.28088的总线时序定义：时序（Timing）是指信号高低电平(有效或无效)变化及相互间的时间顺序关系。或者说，时序是计算机操作运行的时间顺序目的：进一步了解在微机系统的工作过程中，CPU各引脚上信号之间的相对时间关系1）深入了解指令的执行过程2）程序设计时选择合适的指令或指令序列，以尽量缩短程序代码的长度及运行时间3）有助于学习各功能部件与系统总线的连接及硬件的调试，因为CPU与存储器、I/O端口协调工作时，存在时序上的配合问题4）更好地处理微机用于过程控制及解决实时控制的问题什么是指令、总线和时钟周期？4.28088的总线时序定义：时序（Timing）是指信4.28088的总线时序总线操作：是指CPU通过总线对外的各种操作，是发生在总线上的某些特定的操作8088的总线操作主要有：存储器读、I/O读操作存储器写、I/O写操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti描述总线操作的微处理器时序有三级：指令周期→总线周期→时钟周期4.28088的总线时序总线操作：是指CPU通过总线对外4.28088的总线时序指令周期：是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期。或者一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕所用的时间总线周期(机器周期)：是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换所需要的时间也就是：BIU完成一次对存储器或I/O端口的读/写操作所需要的时间8086CPU的一个基本总线周期由4个时钟周期(T1，T2，T3，T4)组成时钟周期：时钟状态(T1、T2、T3和T4状态)，是一个时钟脉冲的重复周期，是CPU处理动作的基本时间单位。它由主频确定，如8086的主频为5MHz，则一个时钟周期为200ns，CPU处理动作的最小单位，每个时钟周期内完成基本操作演示4.28088的总线时序指令周期：是指一条指令经取指、译4.28088的总线时序在T1状态，CPU向数据/地址多路复用总线发出访问存储器或I/O端口的地址信息在T2状态，CPU从总线上撤销地址，若为读周期，使数据/地址多路复用总线的低16位处于高阻抗状态，以便CPU有足够时间从输出地址方式转为输入数据方式T3～T4期间，CPU从总线上接收数据1）在T3状态，数据在CPU和存储器或I/O端口间传送2）在T4状态，8086完成数据传送，使控制信号变为无效，结束总线周期4.28088的总线时序在T1状态，CPU向数据/地址多4.28088的总线时序一个指令周期由若干个总线周期组成。而一个总线周期由若干时钟周期T组成时钟周期也就是系统主时钟频率的倒数，是CPU的基本时间计量单位

例：某CPU的主频为5MHz，则其一个时钟周期就是200ns总线时序：描述CPU引脚如何实现总线操作，即指在总线操作中相关信号的时序，由总线主控设备控制和产生CPU时序决定系统各部件间的同步和定时4.28088的总线时序一个指令周期由若干个总线周期组成4.28088的总线时序总线操作中如何实现时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作4.28088的总线时序总线操作中如何实现时序同步是关键4.28088的总线时序原因：有时在一个基本总线周期的4个T内并不能完成一次读/写操作，还需要增加数量不定的附加状态

例如:当存储器或I/O端口在数据传输过程中不能及时配合CPU的操作在完成一个总线周期后，如果不立即执行下一个总线操作(如字指令队列是满的，EU又无完成操作请求)，BIU便进入空闲状态(用Ti表示)，一个空闲状态占一个时钟周期的时间空闲周期：是指在二个总线周期之间的时间间隔(总线处在空闲状态)。若为3个时钟周期，则空闲周期为3个Ti等待周期：是在一个总线周期的T3和T4之间，CPU根据Ready信号来确定是否插入TW，插入几个TW4.28088的总线时序原因：4.28088的总线时序时钟周期(T)作为基本时间单位，一个等待周期TW=T；一个空闲周期

Ti=T；一个总线周期通常由四个T组成，分别称为T1、T2

、T3

、T4

；一个指令周期由一到几个总线周期组成。8086指令周期最短为2个时钟周期，最长为200个时钟周期T1T2TwT4TiTiT1总线周期空闲周期T34.28088的总线时序时钟周期(T)作为基本时间单位，4.28088的总线时序8088的基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时需要插入等待状态Tw访问存储器的标准总线周期为4T，访问I/O的标准总线周期为5T何时有总线周期？4.28088的总线时序8088的基本总线周期需要4个时4.28088的总线时序典型的8086/8088总线周期序列T1状态：发地址信息T2状态：总线的高4位输出状态信息T3状态：高4位状态信息，低16位数据信息T3之后：可能插入TW在T4状态，结束4.28088的总线时序典型的8086/8088总线周期4.28088的总线时序任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期如何实现同步？4.28088的总线时序任何指令的取指阶段都需要存储器读4.2.1最小组态的总线时序本节展开微处理器最基本的4种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期4.2.1最小组态的总线时序本节展开微处理器最基本的4种4.2.1最小组态的总线时序背景：8086微处理器的操作由指令译码器输出的电位和外部输入的时钟信号联合作用，并在由此产生的各个命令控制下进行可分为内操作与外操作两种:1)内操作①控制算术逻辑运算单元ALU进行算术逻辑运算②控制寄存器组进行寄存器选择及判断是送往数据线还是地址线③读操作还是写操作等以上操作都在CPU内部进行，用户可以不必关心2)外部操作：系统对CPU的控制或CPU对系统的控制①存储器读/写②I/O端口的读/写③中断响应④总线保持(最小方式)⑤总线请求/允许(最大方式)⑥复位和启动4.2.1最小组态的总线时序背景：④总线保持(最小方式例假设(DS)=3000H,(BX)=500CH,(3500CH)=9AH

执行MOVAL,[BX]指令MOVAL,[BX]包含一个从存储器读操作DSESSSCSIP数据暂存器PSW标志寄存器执行部件控制电路指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组指令队列总线接口控制电路运算器地址加法器、、、指令1指令2指令3指令4、、、数据1数据29Ah、、、地址总线AB数据总线DB控制总线CB地址译码器例假设(DS)=3000H,(BX)=50存储器读周期时序执行MOVAL,[BX]1.M/IO变高，

CPU将对内存进行操作2.A19~A0上出现地址信号

00110101000000001100A19A15A11A7A3A03.ALE上出现正脉冲信号4.DT/R变低，数据收发器处于接受状态T1状态T1T2T3T4A19~A16/S6~S3M/IO

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16

D15~D0存储器读周期时序执行MOVAL,[BX](DS)=3000H,(BX)=500CH,(3500CH)=9AH

执行MOVAL,[BX]5.A19~A16上出现状态信号

0IF11S6S5S4S3使用DS

S6=0（8086与总线连）6.AD15~AD0变高阻态7.RD*变低发给内存,CPU将进行读操作8.DEN*变低允许数据收发器进行数据传送T2状态T1T2T3T4A19~A16/S6~S3

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16D15~D0M/IO(DS)=3000H,(BX)=500CH,(3(DS)=3000H,(BX)=500CH,(3500CH)=9AH

执行MOVAL,[BX]T3状态9.

AD15~AD0上出现数据信号

10011010AD7AD0

数据由3500CH内存单元送出T1T2T3T4A19~A16/S6~S3M/IO

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16

D15~D0(DS)=3000H,(BX)=500CH,(3(DS)=3000H,(BX)=500CH,(3500CH)=9AH

执行MOVAL,[BX]10.RD变高，

CPU从数据线上读数据,

将数据9AH读到AL中11.DEN变高，数据收发器与总线断开，

AD15~AD0变高阻态T4状态T1T2T3T4A19~A16/S6~S3M/IO

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16D15~D0(DS)=3000H,(BX)=500CH,(3存储器写周期时序例：MOV[1000H],AL;M/IO=1T1状态：A19—A0上是地址信息，出现ALE信号后，将地址锁存到地址锁存器（8282）T2状态：地址信息消失，A19-A16从地址信息变为状态信息S6-S3T3状态：AD0~AD15上出现数据

WR信号有效（WR=0）TW状态：若存储器式外设的工作速度较慢，不能满足基本时序要求，使用一个产生READY的电路，以使在T3状态之后，插入一个等待周期TWT4状态，CPU认为数据已写入存储器，结束一个总线周期存储器写周期时序例：MOV[1000H],AL最小模式下总线写周期时序CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16WRDENDT/RBHE/S7BHES7最小模式下总线写周期时序CLKT1T2T3T4A19~A16最小模式下的时序操作小结一个基本总线周期由T1~T4组成T1状态：ALE、M*/IO、DT/R*有效，分时复用线上传送地址信息在写总线周期中，CPU从T2开始把数据送到总线上并维持至T4在读总线周期中，CPU从T3到T4期间读入总线上的数据T3状态：在T3的前沿检测READY，若有效，则读操作出现输入数据；若READY无效，持续其他各控制信号，加入若干个等待态Tw，并在每个Tw前沿继续检测READY，直至READY有效为止在T4状态开始，CPU对DBUS采样，读入DATA，并使地址线、状态线清空，一些控制信号撤销，为启动下一总线周期做准备最小模式下的时序操作小结一个基本总线周期由T1~T4组成在T插入等待状态Tw同步时序通过插入等待状态，来使速度差别较大的两部分保持同步在读写总线周期中，判断是否插入Tw1.在T3的前沿检测READY引脚是否有效2.如果READY无效，在T3和T4之间插入一个等效于T3的Tw，转13.如果READY有效，执行完该T状态，进入T4状态插入等待状态Tw同步时序通过插入等待状态，来使速度差别较大的I/O读总线周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输入数据S6～S3READY（高电平）IO/M*RD*0000T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送I/O读总线周期T4T3T2T1ALECLKA19/S6～AI/O写总线周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输出数据0000S6～S3READY（高电平）IO/M*WR*T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6～A写周期与读周期的不同(1)在T1状态，DT/R*为高电平，表示本周期是写操作，用DT/R*控制总线收发器8286/8287发送CPU输出的数据到数据总线，以便写入存储器(2)送到存储器的控制信号是写信号WR*而不是读信号RD*，但出现时序—样，从T2开始，低电平持续到T4的前半周(3)在写周期下，由CPU从地址/数据线上输出的地址和输出的数据是同方向的，因此，在T2状态，地址一旦输出被锁存后CPU立即向地址/数据线AD15～AD0上输出数据，而不再需要像读周期时那样，维持一个时钟周期的浮空状态作缓冲，数据信号要保持到T4状态的中间写周期与读周期的不同(1)在T1状态，DT/R*为高电平，课堂提问在8086／8088CPU工作在最小模式时，（l）当CPU访问存储器时，要利用哪些信号？（2）当CPU访问外设接口时，要