第七章 时序逻辑电路

时序逻辑电路

第七章时序逻辑电路

7.1触发器

7.2计数器

7.3寄存器和移位寄存器7.4数字钟和智力竞赛抢答电路分析

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7.1触发器

触发器是组成时序逻辑电路的基本单元。它是一种具有记忆功能的逻辑元件，这是它区别于门电路的最大特点。按其逻辑功能，触发器可分为RS触发器、JK触发器、D触发器和T触发器。7.1.1RS触发器7.1.1.1基本RS触发器基本RS触发器也称直接复位-置位（Reset-Set）触发器，它是构成各种功能触发器的最基本的单元，故称基本触发器。

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（1）电路结构和工作原理a.电路结构基本RS触发器可由两个与非门G1、G2交叉耦合构成，它有两个输入端、，有两个输出端

、。其逻辑图和逻辑符号如图7-1所示。它与组合电路的根本区别在于，电路中有反馈线。

图7-1与非门组成的基本RS触发器时序逻辑电路

表7-1基本RS触发器状态表

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a.工作原理当、时，即G1的输入端接低电平0，G2输入端接高电平1时，根据与非门逻辑关系可知，G1输出，G2输出Q＝0。通常规定Q端状态为触发器状态，可见，当端加低电平时，触发器为0态，所以称为置0端，又称复位端。当

、时，即G2的输入端接低电平0，G1输入端接高电平1时。由于，不论原来Q为0还是1，都有Q=1；再由、Q=1可得。可见端加低电平时，触发器为1态。所以称为置1端，又称置位端。

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当、时，若触发器初始状态为1态，这时，，仍保持Q=1。而Q=1，，使

，所以触发器状态不变。若触发器初始为0态，Q=0，

，仍保持1。而，=，使Q=0，触发器状态也不变。可见，触发器正常工作时，Q和端的逻辑关系总是互补的，它有两个稳定状态，所以又称之为双稳态触发器。触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。当

、

时，分别使，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。时序逻辑电路

若触发器从一种稳定状态翻转为另一种稳定状态，可以通过在适当的控制端输入负脉冲。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平，因此这种触发器称为电平控制触发器。我们用表示触发器接收输入信号之前的状态（也称现态或初态）。用表示触发器接收输入信号之后所处的新的稳定状态（也称次态）。可将和、、之间的逻辑关系用触发器的状态表表示，如表7-1。因为触发器新的状态不仅与输入状态有关，而且与触发器原来的状态功能有关，所以把作为一个变量列入状态表。表中为000、001两种状态，在正常工作时是不允许出现的，用“X”表示，化简时当作约束项处理。

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图7-1(b)所示的逻辑符号中，、文字符号上的“非号”和输入端上的“小圆圈”均表示这种触发器的触发信号是低电平有效。基本RS触发器也可以用其它门电路组成，所以有的采用高电平作为触发信号，那么基本RS触发器的逻辑符号中输入端没有小圆圈。基本RS触发器的电路简单，有记忆功能，可以用来表示或存储一位二进制数码，而且它是组成功能更完善的其他各种双稳态触发器的基本部分。

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7.1.1.2同步RS触发器

前面介绍的基本RS触发器的输入信号直接控制触发器的翻转。在实际应用中，常需要用一个像时钟一样准确的控制信号来控制同一电路中各个触发器的翻转时刻，这就要求再增加一个控制端。通常把控制端引入的信号称为时钟脉冲信号，简称为时钟信号，用CP(Clockpulse)表示。这样，触发器状态的变化便由时钟脉冲和输入信号共同决定，其中CP脉冲决定触发器状态转换的时刻（什么时候转换），由输入信号决定触发器状态转换的结果（怎么转换）。具有时钟脉冲控制的触发器，其状态的改变与时钟脉冲同步，所以称为同步触发器。

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（1）同步RS触发器的电路结构和工作原理

a.电路结构图7-2(a)电路由两部分组成：门G1、G2组成基本RS触发器，与非门G3、G4组成输入控制门电路，控制端信号CP由一个标准脉冲信号源提供。

（a）逻辑图（b）逻辑符号图7-2同步RS触发器时序逻辑电路

表7-2同步RS触发器的状态表

b.逻辑功能分析当CP＝0时，控制门G3、G4关闭，不管R端和S端的信号如何变化，G3、G4门都输出1。这时，触发器的状态保持不变。时序逻辑电路

当CP＝1时，G3、G4打开，

R、S信号通过门G3、G4反相后加到G1和G2组成的基本RS触发器上，使输出Q和的状态跟随输入状态的变化而改变。不难看出，同步RS触发器是将R、S信号经G3、G4门倒相后控制基本RS触发器工作，因此同步RS触发器是高电平触发翻转，故其逻辑符号中不加小圆圈。同时，外加R、S信号加到输入端，并不能引起触发器的翻转，只有在时钟脉冲的配合下，才能使触发器由原来的状态翻转到新的状态。故称“同步”。由此可得同步RS触发器的状态表7-2。由表7-2状态表可以看出，同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的结果，即转换为何种次态；CP控制状态转换的时刻，即何时发生转换。

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（2）触发器逻辑功能描述方法a.特性方程

触发器次态与输入状态R、S及现态之间逻辑关系的最简逻辑表达式称为触发器的特性方程。根据表7-2可写出同步RS触发器的表达式，不允许出现的状态RS为110和111两种状态作为约束项处理，化简时按输出值为1处理。

可得同步RS触发器的特性方程为：RS=0（约束条件）时序逻辑电路

b.激励表所谓激励是指已知某时刻触发器从现态转换到次态，应在输入端加上什么样的信号才能实现。激励表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。表7-3所示是根据表7-2画出的同步RS触发器的激励表。激励表对时序逻辑电路的设计是很有用的。

举例说明：激励表第一行指出触发器现态为0，要求时钟脉冲CP出现之后，次态仍然是0。从状态表中发现，R=S=0时，触发器将保持0态不变。R=1，S=0时，CP出现后，触发器就置0，同样满足次态为0的要求。因此，R的取值可以是任意的，故在R之下填入随意条件“X”，而S=0。

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由此可见，激励表是状态表和特性方程的另一种表现形式。

RS00011011×001100×表7-3同步RS触发器的驱动表时序逻辑电路

c.状态转换图

状态转换图是描述触发器的状态转换关系及转换条件的图形，它表示出触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。它形象地表示了在CP控制下触发器状态转换规律。同步RS触发器的状态转换图如图7-3所示。

图中两圆圈分别代表触发器的两种状态，箭头代表状态转换方向，箭头线旁边标注的是输入信号取值，表明转换条件。

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图7-3同步RS触发器的状态转换图

图7-4同步RS触发器的波形图时序逻辑电路

d.时序图（波形图）触发器的功能也可以用输入、输出波形图直观地表现出来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关系的工作波形图叫时序图。图7-4所示为同步RS触发器的波形图。综上所述，描写触发器逻辑功能的方法主要有状态表、特性方程、激励表、状态转换图和波形图(又称时序图)等五种。它们之间可以相互转换。

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（3）触发器初始状态的预置在实际应用中，经常需要在CP脉冲到来之前，预先将触发器预置成某一初始状态。为此，同步RS触发器中设置了专用的直接置位端和直接复位端，通过在或端加低电平直接作用于基本RS触发器，完成置1或置0的工作，而不受CP脉冲的限制，故称其为异步置位端和异步复位端,具有最高的优先级。如图7-5。初始状态预置后，应使和处于高电平，触发器即可进入正常工作状态。

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（a）逻辑图（b）逻辑符号图7-5同步RS触发器时序逻辑电路

图7-6同步RS触发器的空翻现象时序逻辑电路

（4）同步触发器存在空翻的问题

时序逻辑电路增加时钟脉冲的目的是为了统一电路动作的节拍。对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步触发器在一个时钟周期的整个高电平期间（CP=1），如果R、S端输入信号多次发生变化，可能引起输出端状态翻转两次或两次以上，时钟失去控制作用，这种现象称为“空翻”，如图7-6所示。空翻是一种有害的现象，要避免“空翻”现象，则要求在时钟脉冲作用期间，不允许输入信号（R、S）发生变化；另外，必须要求CP的脉宽不能太大，显然，这种要求是较为苛刻的。为了克服该现象，需对触发器电路作进一步改进，进而产生了主从型、边沿型等各类触发器。时序逻辑电路

7.1.2JK触发器

JK触发器是一种功能比较完善，应用极广泛的触发器。它的一种典型结构为主从JK触发器。

7.1.2.1主从JK触发器（a）逻辑符号

（b）逻辑图图7-7主从JK触发器时序逻辑电路

（1）电路结构如图7-7所示为主从型JK触发器的逻辑图和逻辑符号。从整体上看，该电路上下对称，它由上、下两级同步RS触发器和一个非门组成。在主触发器的S1端和R1端分别增加一个两输入端的与门。主触发器的S1端接收端的反馈和J端输入信号，二者进行逻辑与运算，即S1=J。R1端接收Q端的反馈信号和K端的输入信号的与运算，R1=QK。主触发器的输出端与从触发器的输入端直接相连，用主触发器的状态来控制从触发器的状态。是直接置1端，是直接置0端，用来预置触发器的初始状态，触发器正常工作时，应使==1。时钟脉冲CP除了直接控制主触发器外，还经过非门1G，以控制从触发器。时序逻辑电路

（2）工作原理

当CP=1时，=0，从触发器被封锁，则触发器的输出状态保持不变；此时主触发器被打开，主触发器的状态随J、K端控制输入而改变。当CP=0时，=1，主触发器被封锁，不接收J、K输入信号，主触发器状态不变；而从触发器解除封锁，由于S2=Q1，R2=，所以当主触发器输出Q1=1时，S2=1，R2=0，从触发器置“1”，当主触发器Q1=0时，S2=0，R2=1，从触发器置“0”。即从触发器的状态由主触发器决定。

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由此可见，触发器的状态转换分两步完成：CP=1期间接受输入信号存入主触发器并控制主触发器的输出状态，而从触发器接收主触发器输出，状态的翻转只在CP下降沿发生。也就是说，对整个触发器来说，相当于CP为高电平时做准备，CP下降沿到来时才翻转。由于CP对主、从触发器有这种隔离作用，从而克服同步RS触发器空翻现象。图7-7(b)逻辑符号中，时钟脉冲端直接引入，表示在CP=1期间接收输入控制信号；输出端Q和加“┐”表示CP脉冲由高变低时从触发器接收主触发器的输出状态（即触发器延迟到下降沿时输出）。时序逻辑电路

（3）逻辑功能分析基于主从型JK触发器的结构，分析其逻辑功能时只需分析主触发器的功能即可。当J=K=0时，因主触发器保持原态不变，所以当CP脉冲下降沿到来时，触发器保持原态不变，即

。当J=1，K=0时，设初态=0，=1，当CP=1时，则=1，R1=QK=0，主触发器翻转为1态，Q1=1，=0；CP脉冲下降沿到来后，从触发器置“1”，即=1。若初态=1时，

=0，R1=QK=0，主触发器仍保持1态，CP脉冲下降沿到来后，从触发器置“1”。

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当J=0，K=1时，设初态=1，=0，当CP=1时，Q1=0，；CP脉冲下降沿到来后，从触发器置“0”，即。若初态

时，也有相同的结论。当J=K=1时，设初态=0，=1，当CP=1时，S1=J=1，R1=QK=0，则Q1=1，=0；CP脉冲下降沿到来后，从触发器翻转为1；设初态=1时，=0，当CP=1时，Q1=0，=1；CP脉冲下降沿到来后，从触发器翻转为0。即次态与初态相反，

。若送进一个时种脉冲CP，触发器状态变化一次。如果在CP端输入一串脉冲，则触发器状态翻转次数等于CP端输入的脉冲数，这时JK触发器就具有计数功能。

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可见，JK触发器是一种具有保持、翻转、置1、置0功能的触发器，它克服了RS触发器的禁用状态，是一种使用灵活、功能强、性能好的触发器。JK触发器的状态表如表7-4。

J

K

逻辑功能00000101保持01001100置010010111置111011110翻转时序逻辑电路

将JK触发器的输出表达式化简，可得到其特性方程。图7-8JK触发器的状态转换图J

K

000110110×1××1×0表7-5JK触发器的激励表

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根据表7-4可得JK触发器的激励表如表7-5所示，JK触发器的状态转换图7-8。为了扩大JK触发器的使用范围，常常做成多输入结构，如图7-9，TTL主从JK触发器74LS72。其为多输入端的单JK触发器，它有3个J端和3个K端，3个J端之间是与逻辑关系，3个K端之间也是与逻辑关系。使用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。74LS72的逻辑符号和引脚排列图如图7-9所示。

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（a）逻辑符号（b）引脚排列图

图7-9TTL主从JK触发器74LS72时序逻辑电路

（4）主从触发器的一次变化问题由于互补的Q、分别引回主触发器的输入端，使两个控制门中总有一个是被封锁。当Q=1，=0时，J端信号不起作用，输入信号只能从K端将主触发器置0，而且一旦置0后，无论K如何变化，主触发器均保持0态不变。当Q=0，=1时情况正好相反，K端信号不起作用，输入信号只能从J端将主触发器置1，一旦置1后，无论J如何变化，主触发器状态也不可能再改变。主从触发器在CP=1期间，主触发器能且只改变一次的现象叫主从型触发器的一次性翻转（或称一次变化）。

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如果在CP=1期间J、K信号多次变化，那么只有引起一次变化的J、K值起作用，其他变化都不会有影响，若不能准确知道J、K变化规律，就无法确定触发器的次态。因此要避免这种现象出现，就要求在CP=1期间J、K状态不能改变，从而降低了主从JK触发器的抗干扰能力，因而限制了主从型触发器的使用。为了克服这个缺点，可选用具有边沿触发方式的JK触发器。时序逻辑电路

所谓边沿触发方式，是指仅在CP脉冲的上升沿或下降沿到来时，触发器才能接收输入信号，触发并完成状态转换，而在CP=0和CP=1期间，触发器状态均保持不变，因而降低了对输入信号的要求，具有很强的抗干扰能力。常用的边沿触发型集成JK触发器产品很多，如双JK边沿触发器CT3112/4112，CT2108、CT3114/4114、CT1109/4109等，均为下降沿触发；单JK边沿触发器CT2101/2102为下降沿触发，CT1070为上升沿触发。时序逻辑电路

例74LS112为CP下降沿触发。图中英文字母前的相同数字表示是一组触发器的相应端子。如1J、1K、1Q表示一个触发器。74LS112的引脚排列图和逻辑符号如图7-10所示。图7-10集成边沿JK触发器引脚排列图、逻辑符号时序逻辑电路

【例7-1】设边沿JK触发器的初始状态为0，已知输入J、K的波形图如图7-11，画出输出Q的波形图。

解：画波形时注意以下几点：①触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）。②判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端J、K的状态。

图7-11例7-1波形图时序逻辑电路

7.3.1D、T触发器及触发器的使用注意事项7.3.1.1D触发器D触发器也是一种应用广泛的触发器。D触发器只有一个控制输入端D，另有一个时钟输入端CP。D触发器可以由JK触发器演变而来。图7-12（a)所示即为由负边沿JK触发器转换成的D触发器。将JK触发器的J端通过一级非门与K端相连，定义为D端。图7-12(b)为其逻辑符号。时序逻辑电路

由JK触发器的逻辑功能可知：当D=1时，J=1，K=0时，时钟脉冲下降沿到来后触发器置“1”；当D=0时，J=0，K=1，时钟脉冲下降沿到来后触发器置“0”态。可见，D触发器在时钟脉冲作用下，其输出状态与D端的输入状态一致，所以D触发器的特性方程为：Qn+1=D。由于它的新状态就是前一时该输入状态，故又称此触发器为数据触发器或延迟触发器。

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可见，D触发器在CP脉冲作用下，具有置0、置1逻辑功能。表7-6为D触发器状态表。（a）JK触发器转换的D触发器(b)逻辑符号(c)维持阻塞型D触发器逻辑符号

图7-12D触发器及其逻辑符号D逻辑功能000100置0101111置1表7-6D触发器的状态表

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使用时要注意，国产集成D触发器全部采用维持阻塞型电路结构。它的逻辑功能与上述完全相同，不同之处只是在CP脉冲上升沿到达时触发。逻辑符号如图7-12（c）在CP输入端没有小圆圈以表示上升沿触发。常用的集成D触发器组件有：CT1074/2074/4074为双D触发器，CT4377为8D触发器（仅Q端输出，无预置和复位端）等。例74HC74为单输入端的双D触发器。一个片子里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端RD和直接置1端SD，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列图如图7-13所示。

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（a）逻辑符号（b）双上升沿D触发器(带置位/复位)引脚排列图图7-13高速CMOS边沿D触发器74HC74时序逻辑电路

【例7-2】维持—阻塞D触发器，设初始状态为0，已知输入端D的波形图如图7-14所示，画出输出Q的波形图。

解：由于是边沿触发器，在波形图时，应注意以下两点：

①触发器的触发翻转发生在时钟脉冲的边沿（这里是上升沿）。②判断触发器次态的依据是时钟脉冲触发沿前一瞬间（这里是上升沿前一瞬间）输入端D的状态。

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根据D触发器的状态表,特性方程或状态转换图可画出输出端Q的波形图。图7-14维持—阻塞D触发器输出波形图时序逻辑电路

7.1.3.2T触发器如果将JK触发器的J和K相连作为T输入端就构成了T触发器。如图7-15所示。T逻辑功能000101保持101110翻转表7-7T触发器的状态表（a）逻辑图（b）逻辑符号图7-15用JK触发器构成的T触发器时序逻辑电路

当T触发器的输入控制端为T=1时，则触发器每输入一个时钟脉冲CP，触发器状态便翻转一次，这种状态的触发器称为翻转型或计数型触发器(简称T’触发器)。若将D触发器端接至D输入端，也可构成T’触发器。T=0时保持原来状态不变。即具有可控计数功能。T触发器的状态表如表7-7。T触发器的特性方程为：实际应用的集成触发器电路中不存在T和T’触发器，而是由其他功能的触发器转换而来的。

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7.1.4触发器应用实例7.1.4.1基本RS触发器的应用举例【例7-3】运用基本RS触发器，消除机械开关振动引起的脉冲波动。解：机械开关接通时，由于振动会使电压或电流波形产生“毛刺”，如图7-16所示。在电子电路中，一般不允许出现这种现象，因为这种干扰信号会导致电路工作出错。

图7-16机械开关的工作情况（a）机械开关的接通(b)对电压波形的影响时序逻辑电路

（a）电路(b)电压波形图7-17利用基本RS触发器消除机械开关振动的影响时序逻辑电路

利用基本RS触发器的记忆作用可以消除上述开关振动产生的影响。开关与触发器的连接方法如图7-17（a）。设单刀双掷开关原来与B点接通，这时触发器的状态为0。当开关由B拨向A时，其中有一短暂的浮空时间，这时触发器的R、S均为1，Q仍为0。中间触点与A接触时，A点电位由于振动而产生“毛刺”。但是，首先B点已经为高电平，A点一旦出现低电平，触发器的状态翻转为1，即使A点再出现高电平，也不会再改变触发器的状态，所以Q端的电压波形不会出“毛刺”现象。如图7-17（b）所示。时序逻辑电路

【例7-4】3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。解：用门电路组成的基本电路如图7-18所示。开始抢答前，三按键开关KA、KB、KC均不按下，A、B、C三信号都为0，GA、GB、GC门的输出都为1，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则A=1，GA门的输出变为UOA=0，点亮发光二极管DA，同时，UOA的0信号封锁了GB、GC门，KB、KC再按下无效。时序逻辑电路

图7-18抢答电路的基本结构时序逻辑电路

图7-19引入基本RS触发器的抢答电路时序逻辑电路

基本电路实现了抢答的功能，但是该电路有一个很严重的缺陷：当KA第一个被按下后，必须总是按着，才能保持A=1、UOA=0，禁止B、C信号进入。如果KA稍一放松，就会使A=0、UOA=1，B、C的抢答信号就有可能进入系统，造成混乱。要解决这一问题，最有效的方法就是引入具有“记忆”功能的触发器。时序逻辑电路

用基本RS触发器组成的电路如图7-19所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR，即3个触发器的R信号都为0，使QA、QB、QC均置0，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则FFA的S=0，使QA置1，GA门的输出变为UOA=0，点亮发光二极管DA，同时，UO1的0信号封锁了GB、GC门，KB、KC再按下无效。时序逻辑电路

该电路与图7-18功能一样，但由于使用了触发器，按键开关只要按一下，触发器就能记住这个信号。如KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。归纳总结，我们可知：触发器具有记忆功能，它是组成时序逻辑电路的基本单元电路。按照逻辑功能的不同特点，通常将时钟控制的触发器分为RS、JK、D、T四种类型。

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按照电路结构不同，可以分为基本RS触发器、同步触发器、主从型触发器、边沿触发器等几种类型。触发器的电路结构不同，其触发翻转方式和工作特点也不相同。具有某种逻辑功能的触发器可以用不同的电路结构实现，同样，用某种电路结构形式也可以构造出不同逻辑功能的触发器。电路结构不同的触发器的工作特点如表7-8所示。

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触发器名称触发方式工作特点逻辑符号基本RS触发器

电位触发触发器的输出状态直接受或输入信号的控制同步触发器脉冲触发CP=1，触发器接收输入信号，状态发生变化。CP=0，触发器不接收信号，状态维持不变。

有空翻现象主从型脉冲触发CP=1，主触发器工作，从触发器被封锁。CP下降沿到来时，从触发器按主触发器的状态翻转。状态变化发生在CP下降沿。克服了空翻，但有一次翻转现象，抗干扰性差。表7-8电路结构不同的触发器工作特点时序逻辑电路

触发器名称触发方式工作特点逻辑符号边沿触发器维持阻塞CP上升沿到达时，状态翻转。输出状态仅与转换时的存入数据有关。不存在空翻和一次翻转现象。边沿触发CP下降沿到达时，状态翻转。输出状态仅与转换时的存入数据有关表7-8电路结构不同的触发器工作特点（续）

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7.2计数器

计数器用于累计输入脉冲的个数，能够实现这种功能的时序部件称为计数器。计数器不仅用于计数，而且还用于定时、分频和程序控制等，用途广泛。计数器的分类：（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

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7.2.1二进制计数器

由于二进制数的每一位只有1和0两个数码，因此可用一个双稳态触发器来表示一位二进制数。习惯上用触发器的0态表示二进制数码0，用触发器的1态表示二进制数码1。若把一个一个触发器串接起来，可以表示一组二进制数，构成了常用的二进制计数器。时序逻辑电路

7.2.1.1异步二进制计数器

图7-20所示为由3个下降沿触发的JK触发器组成的3位异步二进制加法计数器的逻辑图。图中JK触发器都接成T’触发器（即J、K端均悬空，J=K=1），均处于计数状态。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端，所以这种计数器称为异步计数器。

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三个触发器初始状态均清零。由于CP脉冲加在FF0的CP端，所以FFO的输出在CP的下降沿就翻转一次，得到Q0波形。而Q0又作为FF1的CP脉冲，FF1的输出是在Q0的下降沿就翻转一次，得Q1波形。依次类推，可得该电路时序图如图7-20所示。由时序图可列出该电路的状态表7-10。输入脉冲数触发器状态Q2

Q1

Q0

0123456700000101001110010111011189000001表7-10二进制加法计数器状态表

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图7-20JK触发器构成的三位异步二进制加计数器及时序图时序逻辑电路

由状态表可见，从初态000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（3位）。又因为该计数器有000～111共8个状态，故称为8进制（1位）加法计数器或模8（M=8）加法计数器。由图7-20时序图可以看出到,如果CP的频率为f0,那么Q0、Q1、Q2的频率分别为、、，说明计数器具有分频作用，因此也叫分频器。每经过一级T'触发器,输出脉冲频率就被二分频,则相对于f0来说,Q0、Q1和Q2输出依次为f0的二分频、四分频和八分频。

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异步二进制计数器的结构是：每一个触发器必须都连成T’触发器形式，最低位时钟脉冲输入端接计数脉冲源CP端，其它各位触发器的时钟脉冲输入端则接到它们相邻低位的输出端Q

或者。究竟接Q

还是，则要看所用触发器是上升沿触发还是下降沿触发，同时还要注意计数器是加法计数还是减法计数。

例如：异步加法计数器，若触发器为下降沿触发，则在相邻低位作由1→0变化时，需要向高位进位，其Q端刚好给出下跳变，满足高位触发器翻转的需要，因此时钟脉冲输入端应接相邻低位的Q端。如果触发器为上升沿触发，则在相邻低位由1→0变化时，应迫使相邻高位翻转，需向其输出一个0→1的上升脉冲，可由端引出；

图7-21所示为上升沿触发的D触发器构成的异步二进制加计数器。将各D

触发器的端反馈至D端，即可将D

触发器转换为T’触发器。

时序逻辑电路

将图7-20所示电路中FF0、FF1、FF2的时钟脉冲输入端改接到相邻低位触发器的端就可构成二进制异步减法计数器，其工作原理请读者自行分析。由上述分析，可以得出异步二进制计数器级间连接规律如表7-12所示，表中表示第i位触发器的时钟端，、表示触发器相邻低位触发器的输出端。

图7-21上升沿触发的D触发器构成的三位异步二进制加计数器时序逻辑电路

异步计数器的最大优点是电路结构简单。其主要缺点是：由于各触发器翻转时存在延迟时间，级数越多，延迟时间越长，因此计数速度慢；同时由于存在延迟时间在有效状态转换过程中会出现过渡状态造成逻辑错误。基于上述原因，在高速的数字系统中，大都采用同步计数器。

连接规律触发器的触发沿上升沿下降沿加法计数器减法计数器表7-11步二进制计数器级间连接规律时序逻辑电路

7.2.1.2同步二进制计数器

（1）同步二进制加法计数器图7-22示为由4个JK触发器组成的四位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。各触发器的输入端可表示为（即驱动方程）：

时序逻辑电路

图7-22四位同步二进制加法计数器的逻辑图

时序逻辑电路

第一个触发器FF0，因为J0=K0=1，处于计数状态，每来一个计数脉冲就翻转一次。所以此级仍接成T‘触发器。

第二个触发器FF1，因为J1=K1=Q0，在Q0=1时，处于计数状态，在CP下降沿到来时，

FF1翻转由0变1，以示进位。而Q0翻回到0。

第三个触发器FF2，因为J2=K2=Q0Q1，只有在Q0=Q1=1时，处于计数状态，在CP下降沿到来时，FF2翻转由0变1，而Q1Q0翻回到0。

第四个触发器FF3，因为J3=K3=Q0Q1Q2，只有在Q0=Q1=Q2=1时，处于计数状态，在CP下降沿到来时，FF3

翻转由0变1，而Q2Q1Q0翻回到0。由分析可得其状态表(表7-12)。

时序逻辑电路

计数脉冲序号电路状态等效十进制数Q3

Q2

Q1

Q0

0123756789101112131715160000000100100011010001010110011110001001101010111100110111101111000001237567891011121317150表7-12四位二进制同步加法计数器的状态表

时序逻辑电路

由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步计数器复杂。如果将图四位同步二进制加法计数器触发器FF3、FF2、FF1的驱动信号分别改为、、、就构成了四位二进制同步减法计数器，其工作过程请读者自行分析。时序逻辑电路

（2）同步二进制可逆计数器实际应用中，有时要求一个计数器既能作加计数又能作减计数。既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的四位二进制同步加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成四位二进制同步可逆计数器，如图7-23示。由图可知，各触发器的驱动方程为：

时序逻辑电路

当加/减控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当加/减控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的端相连，作减法计数，实现了可逆计数器的功能。

图7-23二进制可逆计数器的逻辑图时序逻辑电路

7.2.2十进制计数器

十进制计数器的每一位计数单元要有十个稳定的状态，分别用0～9十个数码表示。直接找到一个具有十个稳定状态的元件是非常困难的。目前广泛采用的方法，是用具有两个稳态的触发器组合成一位十进制计数器。如果用M表示计数器的模数，n表示组成计数器的触发器的个数，则应有M≤2n的关系。时序逻辑电路

对于十进制计数器而言，M=10，则n=4，即可由四位数触发器组成一位十进制计数器。上节中我们已经知道，四位触发器可组成四位二进制计数器，有十六个状态，用其组成十进制计数器只需十个状态来分别对应0～9十个数码，而需剔除其余的六个状态。这种表示一位十进制数的一组四位二进制数码，称为二一十进制代码或称BCD码，所以十进制计数器也常称为二一十进制计数器。时序逻辑电路

从四位二进制的十六位组数码中选取十组二一十进制代码的方法称为编码，我们在第六章中已经介绍过，常见的BCD码有“8421”码、“2421”码、“5421”码等。下面我们通过两个具体电路来说明十进制计数器的功能及分析方法。7.2.2.1十进制异步加法计数器如图7-24、7-25给出了两个异步十进制计数器的逻辑电路图,从图中可见,各触发器的时钟脉冲端不受同一脉冲控制,各个触发器的翻转受J、K端控制外还要看是否具备翻转的时钟条件，因此分析起来较之同步计数器要复杂些。以7-24为例分析，用时序逻辑电路的分析方法对电路进行分析：

时序逻辑电路

将低位触发器FF0移至高位，如下7-25图7-248421BCD码异步十进制加法计数器的逻辑图图7-255421BCD码异步十进制加法计数器的逻辑图时序逻辑电路

（1）时钟方程：（2）各触发器的驱动方程：（时钟脉冲源的下降沿触发。）时序逻辑电路

（3）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：

（4）作状态表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，计算时要特别注意状态方程中的每一个表达式的有效时钟条件。各触发器只有当相应的触发沿到来时，才能按状态方程决定其次态的转换，否则将保持原态不变。状态表如表7-13所示。时序逻辑电路

计数脉冲CP

触发器状态Q3Q2Q1Q0

对应十进制数0123756789100000000100100011010001010110011110001001000001237567890计数脉冲CP

触发器状态Q3Q2Q1Q0

对应十进制数0123756789100000000100100011010010001001101010111100000001237567890表7-138421BCD码计数器状态表表7-145421BCD码计数器状态表时序逻辑电路

由状态表7-13可画状态图。由于图7-24所示的电路中有4个触发器，它们的状态组合共有16种，而在8421BCD码计数器中只用了10种，称为有效状态，其余6种状态称为无效状态。在实际工作中，当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。用同样的分析方法可以分别求出6种无效状态下的次态，补充到状态图中，得到完整的状态图如图7-26所示，可见，电路能够自启动。

时序逻辑电路

图7-268421BCD码异步十进制全状态转换图图7-275421BCD码异步十进制全状态转换图时序逻辑电路

（5）归纳逻辑功能：由状态图可得出，图7-24所示电路是8421BCD码的异步十进制加法计数器。

按照上述方法，可列出图7-25的状态表(表7-14)及全状态图7-27。

实际上，从时序逻辑电路分析可得到，FF3～FF1构成一个异步五进制加计数器，FF0构成了一位二进制计数器，两个计数器级联构成了“5×2=10”的十进制计数器。如果将FF0放在最高位，两个计数器级联构成了“2×5=10”，也是十进制计数器，但由于各位权数不同，就构成了不同编码方式的十进制计数器。

由此，我们可以得出由小模数计数器级联构成大模数计数器的方法：两个模数分别m和n的计数器级联可构成模（m×n）计数器。

时序逻辑电路

7.2.3集成计数器及其应用集成计数器属中规模集成电路,一般分为同步计数器和异步计数器两大类，通常为BCD十进制和四位二进制计数器，这些计数器功能比较完善，同时还附加了辅助控制端，可进行功能扩展。本节以两个常用集成计数器为例说明它们的功能及扩展应用。7.2.3.1集成异步计数器74290中规模集成计数器7490、74196、74290及原部标型号T210等具有相似功能，其中7490、74290和T210的功能相同，只是外引线排列不同。74196增加了可预置功能。现以74290为例介绍其芯片功能及扩展应用。

时序逻辑电路

（1）电路结构：74290的全称为二-五-十进制计数器。其芯片具有14个外引线端。图7-28为其逻辑电路图，图7-29是74290的逻辑功能示意图和引脚图。

图7-28二—五—十进制异步加法计数器74290时序逻辑电路

它由四个下降沿触发的JK触发器和两个与非门组成，同时还设有复位端R0（1）、R0（2）和置位端S9（1）、S9（2）。整个电路可分为两个独立的计数单元：一位二进制计数器和一个独立的异步五进制计数器。（a）逻辑功能示意图（b）引脚图图7-2974290的逻辑功能示意图和引脚图时序逻辑电路

①触发器FF0是一位二进制计数器,具有T’功能。二进制计数器的时钟输入端为CP1，输出端为Q0。②触发器FF1、FF2、FF3组成异步五进制计数器。五进制计数器的时钟输入端为CP2，输出端为Q3、Q2、Q1。③模2和模5计数器有两种连接方式：当FF0作低位触发器，其输出Q0和CP2相连（Q0接到FF1时钟脉冲输入端），以CP1为时钟脉冲的输入，Q3Q2

Q1

Q0作为输出，构成异步8421BCD码（模十）计数器。

时序逻辑电路

当FF0作高位触发器，模5计数器Q3输出连接到FF0的时钟输入端CP1，时钟脉冲CP从CP2端送入，Q0Q3Q2Q1

作为输出，则构成异步5421BCD码（模十）计数器。（a）二进制计数器(b)五进制计数器(c)8421BCD十进制计数器图7-30用74290分别组成不同进制的计数器时序逻辑电路

（2）电路功能：

复位输入置位输入时钟输出工作模式R0（1）

R0（2）

S9（1）

S9（2）

CP

QD

QC

QB

QA

11110××0××00000000异步清零××11×1001异步置90×0××0×00××00××0↓↓↓↓计

数计

数计

数计数加法计数表7-1574290的功能表时序逻辑电路

由74290的功能表可知，74290具有以下功能：①异步清零。当复位输入端R0（1）＝R0（2）＝1，且置位输入S9（1）、S9（2）至少有一个为0时，使各触发器R

端为低电平，强制置0，Q3Q2Q1Q0

=0000，计数器实现了清零功能，由于清零不需要和时钟脉冲信号同步，称异步清零。②异步置数。当置位输入S9（1）、S9（2）全接高电平时，门S输出低电平，经触发器FF0、FF3的S端及FF1、FF2的R

端，计数器输出将被直接置9（即

Q3Q2Q1Q0＝1001，8421码的“9”）或（Q0Q3Q2Q1=1100，5421BCD码的“9”）。实现了置9功能。由于置9不需要和时钟脉冲信号同步，又称为异步预置。

时序逻辑电路

③计数。当R0（1）、R0（2）和S9（1）、S9（2）输入有低电平，门R和门S输出高电平，各触发器恢复JK

功能，实现计数功能。

（3）功能扩展在二一五一十计数器的基础上，利用其辅助端子，通过不同的外部连接，用7490集成计数器可构成任意进制计数器。现举例说明其扩展的原理和方法。

时序逻辑电路

【例7-5】用74290构成六进制计数器.如图7-37是一个用74290构成六进制计数器，可以用74290把将Q0接CP2，计数脉冲由CP1接入，使74290接成8421BCD码十进制加计数器。计数器初态为0，若将Q1、Q2经一与门反馈至复位端R0（1）、R0（2），当计数器接收第6个CP脉冲，计数至0110，即Q3Q2Q1Q0=0110时，立刻迫使计数器复位。因此，计数器实际计数顺序为0000-0101六个状态，跳过0110-1001四个无效状态，构成六进制计数器。并且Q3Q2Q1Q0=0110只短暂出现，不是一个稳定状态,一旦计数器复位该状态自行消失。时序逻辑电路

这种用反馈复位使计数器清零跳过无效状态，构成所需进制计数器的方法，称“反馈复位法”。连接图、状态如图7-31。

图7-3174290构成六进制计数器、状态图当计数长度较长时,需要将集成计数器级联起来使用。时序逻辑电路

【例7-6】用74290构成24进制计数器。74290的最大计数长度为10，要构成24进制，需用两片74290。先将两芯片均接成十进制计数器，然后将它们连接成100进制计数器，在此基础上，再借助74290的异步清零功能，用反馈清零法将片1的Q2和片2的Q1经一与门接至两芯片的的复位端R0(1)、R0(2)，在第24个计数脉冲作用后，计数器输出为00100100状态，片2的Q1与片1的Q2同时为1，迫使计数器立即返回到00000000状态。状态00100100仅在较短的瞬间出现一个。这样，就构成了二十四进制计数器。其逻辑电路如图7-32。

时序逻辑电路

这种连接方式可称为整体反馈清零法，其原理与前述的反馈复位法相同。二十四进制计数器是数字电子钟里必不可少的组成部分，用来累计小时数。

图7-3274290异步级联组成24进制计数器时序逻辑电路

7.2.3.2集成同步计数器74161（1）电路功能集成芯片74161是同步的可预置四位二进制加法计数器。图7-33（a）(b)分别是其逻辑电路图和引脚图，其中是异步清零端，

是同步预置数字控制端（即必须有时钟脉冲的配合才能实现相应的置数操作），都为低电平有效。EP

、ET

是使能控制端，CP是时钟脉冲输入端，RCO是进位输出端，它的设置为多片集成计数器的级联提供了方便。D3D2D1D0为并行数据输入端，Q3Q2Q1Q0是输出端。

时序逻辑电路

（a）逻辑功能示意图（b）引脚图图7-3374161的逻辑功能示意图和引脚图时序逻辑电路

清零预置使能时钟预置数据输入输出工作模式EP

ET

CP

D3

D2

D1

D0

Q3

Q2

Q1

Q0

01111×0111×

××

×0××011×↑××↑××××D3

D2

D1

D0××××××××××××0000D3

D2

D1

D0保

持保

持计数异步清零同步置数数据保持数据保持加法计数表7-1674161的功能表由表可知，74161具有以下功能：①异步清零。当＝0时，不管其他输入端的状态如何，无论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝0000），称为异步清零。时序逻辑电路

②

同步并行预置数。当＝1、＝0时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据D3D2D1D0被置入计数器的输出端，即Q3Q2QlQ0＝D3D2D1D0。由于这个操作要与CP上升沿同步，所以称为同步预置数。

③

计数。当＝＝EP＝ET＝1时，在CP端输入计数脉冲，计数器进行二进制加法计数。当计数器累加到“1111”状态时，进位输出信号RCO输出一个高电平的进位信号。

④

保持。当＝＝1，且＝0，即两个使能端中有0时，则计数器保持原来的状态不变。这时，如EP＝0、ET＝1，则进位输出信号RCO保持不变；如ET＝0则不管EP状态如何，进位输出信号RCO为低电平0。

时序逻辑电路

（2）功能扩展74161是集成同步四位二进制数，也就是模16计数器，用它可构成任意进制计数器，方法有以下两种：

a.反馈复位法与74290集成计数器一样，74161也有异步清零功能，因此可以采用“反馈复位法”，使清零输入端RD为零，迫使计数器在正常计数过程中跳过无效状态，实现所需进制的计数器。

时序逻辑电路

【例7-7】用“反馈复位法”使74161构成六进制计数器。

解：将74161工作在加计数状态。当计数器从Q3Q2Q1Q0＝0000状态开始计数，计到QDQCQBQA=0101，计数器正常工作；当第六个脉冲上跳沿到来时计数器出现0110状态，与非门G立刻输出低电平迫使=0，使计数器清零，实现逢六进一，本位计数器清零的六进制计数循环。显然，0110为一个瞬间的过渡状态。用集成计数器74161和与非门组成的六进制计数器，如图所示7-34。

时序逻辑电路

（a）逻辑图（b）状态转换图图7-34反馈复位法组成六进制计数器时序逻辑电路

b.反馈预置法反馈预置法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器而言，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器就会把预置数输入端D3D2D1D0

的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。

时序逻辑电路

【例7-8】用74161集成计数器通过“反馈预置法”构成十进制计数器。

解：方法一：采用前十种状态

按自然序态变化的十进制计数器电路。图7-35（a）中D3=D2=D1=D0=0，RD=1，当计数器从Q3Q2Q1Q0=0000开始计数后，计到第九个脉冲时，Q3Q2Q1Q0=1001，此时与非门输出0使LD=0，为74161同步预置作好了准备，当第十个CP脉冲上升沿作用时，完成同步预置使Q3Q2Q1Q0=D3D2D1D0=0000，计数器按自然序态完成0~9的十进制计数。与反馈复位法相比，这种方法构成的任意进制计数器，在第M个脉冲到来时，输出端不会出现瞬间的过渡状态。时序逻辑电路

方法二:采用后十种状态假如我们把74161的初态预置成D3D2D1D0=0110状态，利用溢出进位端RCO形成反馈预置则计数器就在0110~1111的后十个状态间循环计数,构成按非自然序态计数的十进制计数器。如图7-35（b）。

由图可见，利用反馈预置法，可以通过74161构成任意进制的计数器。当计数模数M>16时,可以利用74161的溢出进位信号RCO去接高四位的74161芯片。

时序逻辑电路

(a)按自然序态变化(b)按非自然序态变化图7-35反馈预置法组成十进制计数器时序逻辑电路

【例7-9】用74161组成256进制计数器。

解：因为N（=256）>M(=16)，且256=16X16，所以要用两片74LS161构成此计数器。每片均接成十六进制。片与片之间的连接方式有并行进位（低位片的进位信号作高位片的使能信号）和串行进位（低位片的进位信号作为高位片的时钟脉冲，即异步计数方式）两种。图7-36（a）是以并行进位的方式连接的256进制计数器。两片74LS161的CP端均与计数脉冲CP连接,因而是同步计数器。低位片（片1）的使能端ET=EP=1,因而它总处于计数状态；高位片（片2）的使能端接至低位片的进位信号输出端RCO，因而只有当片1计数至1111状态，使其RCO=1时，片2才能处于计数状态。在下一个计数脉冲作用后，片2计入一个脉冲，片1由1111状态变成0000状态，它的进位信号RCO也变成0，使片2停止计数，保持Q7Q6Q5Q4的状态不变。

时序逻辑电路

图7-36（a）74161并行进位方式组成256加法计数器时序逻辑电路

图7-36（b）是以串行进位的方式连接的256进制计数器。其中，片1的进位输出信号RCO经反相器反相后作为片2的计数脉冲CP2。显然，这是一个异步计数器。虽然两芯片的使能控制信号都为1，但只有当片1由1111变成0000状态，使其RCO由1变为0，CP2由0变为1时，片2才能计入一个脉冲。其他情况下，片2都将保持原有状态不变。

图7-36（b）74161串行进位方式组成256加法计数器时序逻辑电路

CP脉中引入方式型号计数模式清零方式预置数方式同步7416174HC16174HCT16174LS19174LS1937416074LS1904位二进制加法4位二进制加法4位二进制加法单时钟4位二进制可逆双时钟4位二进制可逆十进制加法单时钟十进制可逆异步（低电平）异步（低电平）异步（低电平）无异步（高电平）异步（低电平）无同步同步同步异步异步同步异步异步74LS29374LS290双时钟4位二进制加法二-五-十进制加法异步异步无异步附：表7-17常用的几种集成计数器时序逻辑电路

7.3寄存器和移位寄存器

在计算机或其它数字系统中,经常要求将运算数据或指令代码暂时存放起来,这些能够暂存数码(或指令代码)的数字部件称为寄存器。

要存放数码或信息，就必须有记忆单元——触发器，一个触发器有两个稳定状态0、1，它可以储存一位二进制代码，存放n位二进制数码则需要n个触发器。根据寄存器的功能可分为数码寄存器和移位寄存器两大类。

时序逻辑电路

7.3.1数码寄存器

数码寄存器只供暂时存放数码,根据需要可以将存放的数码随时取出参加运算或进行处理。所以它必须有以下三个方面的功能：①数码要存得进；②数码要记得住；③数码要取得出。因此寄存器中除触发器外，通常还有一些控制作用的门电路相配合。

图7-37为由D触发器组成的四位数码寄存器,将欲寄存的数码预先分别加在各D触发器的输入端,在存数指令（CP脉冲上升沿）的作用下，待存放码将同时存入相应的触发器中，又可以同时从各触发器的Q端输出，所以称其为并行输入、并行输出的寄存器。

时序逻辑电路

图7-37四位数码寄存器时序逻辑电路

例：将数码1100分别加在数据输入端D3、D2、D1、D0上，并接收脉冲CP，当CP上升沿时，由D触发器的性质可得，各触发器的新状态为

，即将数码存入寄存器中。

该寄存器的特点是在存入新数码时能将寄存器中的原始数码自动清除，即只需要输入一个接收脉冲就可将数码存入寄存器，称单拍接收方式的寄存器。集成寄存器的种类很多，在掌握其基本工作原理的基础上，通过查阅手册可进一步了解其特性并灵活应用。

时序逻辑电路

7.3.2移位寄存器

移位寄存器不仅能寄存数码，而且具有移位功能，即在移位脉冲作用下实现数码逐次左移或右移。它在计算机和其它数字系统中获得广泛应用。7.3.2.1单向移位寄存器

把若干个触发器串接起来，就可以构成一个移位寄存器如图7-38