时序逻辑电路概述

一、时序逻辑电路概述1.时序逻辑电路特点在时序逻辑电路中，输出信号不仅与当前的输入有关，而且与电路原来的状态有关。第十四章时序逻辑电路分析与设计X(x1,x2,…,xi)

Z(z1,z2,…,zj)Y(y1,y2,…,yl)

W(w1,w2,…,wk)组合逻辑电路存储电路2.时序逻辑电路功能描述方法时序逻辑电路特点表明：电路当前的输出除与输入有关外还与电路的状态有关。而电路的状态是靠触发器记忆的，因此，描述触发器的方法也适合时序逻辑电路。①逻辑方程②状态转移表反映时序电路输出Z(tn)和次态Y(tn)与输入信号和现态Y(tn)之间对应值表格叫做状态转移表。③状态转移图反映时序逻辑电路状态转移规律及输入、输出取值情况的几何图形。④时序图（工作波形图）用波形描述输入信号、输出信号、电路状态等取值在时间上的对应关系。3.时序逻辑电路分类①按状态改变方式同步时序逻辑电路与异步时序逻辑电路。②按输入与输出关系米里型：输出信号不仅取决于输入，而且还取决于存储电路状态；摩尔型：输出信号仅仅取决于存储电路。二、时序逻辑电路分析给定电路驱动方程输出方程时钟方程状态方程计算说明逻辑功能触发器特征方程注意CP的有效沿状态转移表状态图时序图第一步第二步第三步第四步特别是对异步时序逻辑电路解：按上述分析步骤分析①写时钟方程、驱动方程和输出方程时钟方程：CP1=CP2=CP驱动方程：例：试分析如图所示的同步时序逻辑电路

Q2

Q1

ZCPX2

D21

D1&≥1输出方程：②求状态方程：D触发器的特征方程为Q1n=D，所以状态方程为：③根据状态方程、输出方程列出状态转移表、画出状态转移图或时序图。X/Z0/01/01/00/00/01/10/01/000011110现态Q2nQ1n次态/输出(Q2nQ1n/Z)X=0X=10001101100/010/000/000/001/001/001/001/1CPXQ1Q2Z④功能说明：每当输入出现“101”序列，输出产生一脉冲信号。三、计数器计数器是统计脉冲个数的时序电路。它用于计数、定时、分频及执行数字运算等。计数器分为除分为同步和异步计数器；也可以根据计数器功能分为加法计数器、减法计数器和可逆计数器；又可根据计数器长度（模值）分为二进制和非二进制计数器等。时序逻辑电路分析计数器寄存器同步二进制计数器同步二--十进制计数器集成同步计数器异步二进制计数器异步五进制计数器中规模集成异步计数器同步计数器异步计数器寄存器移位寄存器单向移位寄存器双向移位寄存器中规模集成移位寄存器串行--并行转换并行--串行转换1.同步计数器①同步二进制计数器1JQ3

C131K&&1JQ4

C141K&&1JQ2

C121K1JQ1

C111K&ZCPRD同步二进制加法计数器的输出端Q1

Q2

Q3

Q4触发器的激励信号为：将激励信号分别代入JK触发器特征方程，得到电路状态方程：输出函数表达式：当完成一次循环后输出Z，Z为十六进制进位信号。四位二进制加法计数器状态转移表计数脉冲序号CP现态次态输出Q4n

Q3n

Q2n

Q1nQ4n+1

Q3n+1

Q2n+1

Q1n+1Z0123456789101112131415000000010010001101000101011001111000100110101011110011011110111100010010001101000101011001111000100110101011110011011110111100000000000000000001同步二进制减法计数器的输出端Q1

Q2

Q3

Q41JQ3

C131K&&1JQ4

C141K&&1JQ2

C121K

1JQ1

C111K

&ZCPRDQ41J4C11KQ31J3C11K≥1Q21J2C11K≥1Q11J1C11K≥1加/减控制端MCPZ&&&&1&&&&≥1②同步二--十进制计数器二--十进制计数器就是按BCD码规律计数的计数器，即逢十进一，简称十进制计数器。1J

Q3

C13

1K

R&&1J

Q4

C14

1K

R&&1J

Q2

C121K

R1J

Q1

C111K

R&ZCP&同步二—十进制加法计数器输出端Q1

Q2

Q3

Q4根据状态方程和输出方程可作出状态转移表和状态转移图。同步二--十进制加法计数器状态转移表计数脉冲序号CP现态次态输出Q4n

Q3n

Q2n

Q1nQ4n+1

Q3n+1

Q2n+1

Q1n+1Z0123456789000000010010001101000101011001111000100100010010001101000101011001111000100100000000000001偏离状态1010101111001101111011111011110011011110111100000101011110/01111/11010/0/01100/111011011/10101/00110/00111/01000/01001/10100/00011/00010/00001/00000/0Q4Q3Q2Q1/Z有效状态123456789100101010101001100110000001111000000000011CPQ1Q2Q3Q4Z由于计数器是用JK触发器构成，而JK触发器是下降沿触发，同理第9个脉冲下降沿到来时，Z变成高电平，但此时并不起作用，而是在第10个脉冲下降沿到来时起作用。③集成同步计数器74LS1611J

C11KR&&≥1&&11J

C11KR&&≥1&&&1J

C11KR&&≥1&&1&1J

C11KR&&≥1&&1&&&LDD0D1CPD2D3CRCTPCTTQ0Q1Q2Q3CO74LS161功能表输入输出CRLDCTTCTPCP

D0D1D2D3Q0Q1Q2Q30xxxxxxxx10xx↑D0D1D2D3110xx

xxxx111

0x

xxxx1111↑xxxx0000D0D1D2D3保持，CO=0保持计数注：↑表示触发器上升沿触发2.异步计数器异步计数器特别关注触发器的时钟脉冲①异步二进制计数器Q4

Q3

Q2

Q1

CP

RDTFF4TFF3TFF2TFF1状态方程为：时钟方程为：现态次态输出Q4n

Q3n

Q2n

Q1nQ4n+1

Q3n+1

Q2n+1

Q1n+1有效时钟00000001001000110100010101100111100010011010101111001101111011110001001000110100010101100111100010011010101111001101111011110000CP1CP1,CP2CP1CP1,CP2,CP3CP1CP1,CP2CP1CP1,CP2,CP3,CP4CP1CP1,CP2CP1CP1,CP2,CP3CP1CP1,CP2CP1CP1,CP2,CP3,CP4②异步五进制计数器各触发器的激励输入和时钟为：状态方程为：Q3Q2Q1000001010110101100011111图14-16异步五进制计数器状态转移表序号现态次态有效时钟Q3nQ2nQ1nQ3n+1Q2n+1Q1n+101234000001010011100001010011100000CP1,CP3CP1,CP2,CP3CP1,CP3CP1,CP2,CP3CP1,CP3偏离现态101110111010010000CP1,CP2,CP3CP1,CP3CP1,CP2,CP3

RD

CP计数脉冲1111

Q3

Q3

Q2

Q11K

C11JR31K

C11JR21K

C11JR1③中规模集成异步计数器以二--五--十进制计数器74LS290为例R0A

R0B

S9A

S9B

CP1

CP011

1

1

1

1

Q3

Q3

Q2

Q1

Q01K

C11JRDSDFF31K

C11JRD

SDFF21K

C11JRDSD

FF11K

C11JRDSDFF0&&≥1≥1FF3，FF2，FF1构成五进制计数器。FF0为一单独T’触发器。两个与非门输出可使各触发器异步清0或置1。异步清0：R0A=R0B=1，且R9A=R9B=0时，各触发器RD端均为0，使各触发器输出为0异步置9：R9A=R9B=1，且R0A=R0B=0时，使触发器FF0，FF3的SD端和触发器FF1，FF2的RD端为0，使Q3Q2Q1Q0=1001计数：R0AR0B=0，且R9AR9B=0时，各触发器RD和SD端均为1，此时电路实现计数功能。二进制计数：由CP0输入计数脉冲，Q0输出，可完成一位二进制计数五进制计数：由CP1输入计数脉冲，Q3，Q2，Q1输出。十进制计数：将二、五进制计数器按异步方式串接，不同连接方式可实现不同编码（8421BCD码或5421BCD码）的十进制计数。8421BCD码：CP0输入计数脉冲，Q0接CP1。5421BCD码：CP1输入计数脉冲，Q3接CP0。四、寄存器和移位寄存器寄存器常用来暂时存放数据、指令等。除此以外，有时为了处理数据的需要，寄存器的各位数据需要依次移位，具有移位功能的寄存器称为移位寄存器。1.寄存器

Q3

Q2

Q1

Q0

RD清零

CP

寄存指令

D3

D2

D1

D0C1R

1DC1R

1D

C1R

1DC1R

1DQ3Q2Q1Q0=D3D2D1D02.移位寄存器移位寄存器分为单向移位寄存器和双向移位寄存器。①单向移位寄存器并行输出

Q3

Q2

Q1

Q0

串行输入D串行输出

FF3

FF2

FF1

FF0

CP

RD1D

C1

R1D

C1

R1D

C1

R1D

C1

R12345678CPD

1

01

1Q01Q11Q20Q31

0

111011并行输出10114101013100102000011100000输入数码DQ3

Q2

Q1

Q0移位脉冲CP在串行输入端输入数据1011，经过4个脉冲时钟，在触发器的输出端可以并行输出数据1011，经8个脉冲时钟后，在串行输出端输出数据1011。②双向移位寄存器

Q0

Q1

Q2

Q3

RD

CP移位脉冲右移输入DSR

左移输入控制X

DSLX=1右移；X=0左移R

Q

C11D

≥1&R

Q

C11D

≥1&R

Q

C11D

≥1&R

Q

C11D

≥1&111③中规模集成移位寄存器集成移位寄存器的种类较多，从位数看有四位、八位之分；从移位的方向看有单向、双向之分；从输入输出方式分又有并入/并出、并入/串出、串入/串出、串入/并出之分等等。以四位双向移位寄存器74LS194的逻辑图为例。CPDSR

S1

S0

D0

Q0

D1

Q1

D2

Q2

D3

Q3

DSL

CR1D

C1R&≥11D

C1R&≥11D

C1R&≥11D

C1R&≥11≥111&≥1DSR和DSL是右移和左移串行数据输入端；D3，D2，D1，D0是并行数据输入端，Q3，Q2，Q1，Q0是并行数据输出端。S1，S0是控制端S1S0=00封锁CP，无触发脉冲，各触发器状态保持；S1S0=01进行右移；S1S0=10进行左移；S1S0=11将数据D3，D2，D1，D0存入寄存器。输出输入0000Q0nQ1n

Q2n

Q3nabcd1

Q0nQ1nQ2n0Q0nQ1nQ2nQ1nQ2nQ3n1Q1nQ2nQ3n0Q0nQ1nQ2nQ3n0xx

xxxxxxx1xx0xxxxxx111↑xxabcd101↑x1xxxx101↑x0xxxx110↑1xxxxx110↑0xxxxx100x

0xxxxxQ0n+1Q1n+1Q2n+1Q3n+1CRS1S0CPDSLDSRD0D1D2D374LS194四位双向移位寄存器功能表移位寄存器除能对数据进行寄存和移位外，还有其它用途。例如用来乘2和除2运算；二进制数串/并行转换、移位计数器、序列信号发生器等。下面讨论串/并、并/串转换。串行--并行转换并行输出Q0

Q1

Q2

Q3

Q4

Q5

Q6

转换完成输出CRCP

1

1串行输入01D0D1D2D3D4D5D6

Q0’Q1’Q2’Q3’

S1’

CP

Ⅰ

S0’

DSR

D0’D1’D2’D3

Q0”Q1”Q2”Q3”

S1”

CP

Ⅱ

S0”

DSR

D0”D1”D2”D3”1用两片74LS194，连接如图所示。转换前先送清零脉冲清零。由于Q3”=0，所以两片S1均为1，而S0接1，S1S0=11，移位寄存器处于并行置数状态。此时各触发器的输出分别为：此时Q3”=1，S1S0=01，移位寄存器开始执行右移操作状态。当第7个脉冲结束后，Q3”=0，S1S0=11为下一次串/并转换做好准备，同时Q3”=0作为“转换完成”输出信号。并行--串行转换电路连接如图所示启动G2

串行输出

G1

1

1

CP

1

110D6

D5

D4

D3

D2

D1

D0

并行输入

Q0’Q1’Q2’Q3’

S1’

CP

Ⅰ

S0’

DSR

D0’D1’D2’D3

Q0”Q1”Q2”Q3”

S1”

CP

Ⅱ

S0”

DSR

D0”D1”D2”D3”&&工作过程简述：当输入启动脉冲（负脉冲），控制端G2输出为1，则S’=S”=1，从而使两个片的S1S2=11。在第一个脉冲到来时，两个片进行并行置数，各触发器的输出为D0通过Q3”送串行输出端。第二个脉冲带来之前，启动信号变为1。因为D0’=0，G1输出为1，G2输出为0，则S1’=S2”=0，两片的S1S0=01，移位寄存器通进行右移操作。五、时序逻辑电路设计重点介绍同步逻辑电路的设计，对于异步逻辑电路的设计，通过例子说明。1.采用小规模集成电路设计同步时序逻辑电路①分析设计要求，建立原始状态图或状态表设计要求原始状态图和原始状态表状态化简状态分配触发器选型确定激励函数和输出函数消除孤立状态画出逻辑电路②状态化简原始状态中可能包含有相同状态，对状态进行化简可以减少状态数，状态数越少所需触发器的个数越少。系统化简方法见本章附录。③状态分配触发器的个数n≥log2N，其中N是状态数状态分配原则：(1)次态相同，现态相邻(2)同一现态，次态相邻(3)输出相同的状态代码相邻④选触发器类型，求激励函数和输出函数⑤检查电路能否自启动⑥画逻辑电路例：设计一个串行数据检测器，要求是在接收到连续4个或4个以上1时，输出为1，其它输出为0。0/0

x/F0/0

0/01/01/1

0/0

0/0

1/1

1/0

1/0原始状态图S0S4S1S3S20/0

x/F

0/0

0/0

1/01/1

0/01/1

1/0

简化状态图S0S3S1S2①建立原始状态图设S0为初始状态，由于检测串行数据，所以只有一个输入，当输入0时，继续维持初始状态，当输入1时，转到下一状态S1，该状态表示收到一个1；在状态S1时，收到0，回到初始状态，收到1进入下一状态S2，S2表示收到两个1，依次类推得到原始状态图如。②状态化简由原始状态图的原始状态表x01S0S1S2S3S4S0/0S1/0S0/0S2/0S0/0S3/0S0/0S4/1S0/0S4/1由原始状态表可以看到有两个状态对应的次态和输出完全相同，它们是等价状态，可以合并为一个状态。根据合并后的状态表可以画出简化后的状态转移图如图所示。③状态分配经状态简化后，共有四个状态，我们内需给每个状态分配编码，分配原则如前所述。则S0=00，（现态，同一现态，次态相邻，次态）S1=01，（现态，次态相同，现态相邻，次态）S2=11，（现态，同一现态，次态相邻，次态）S3=01④选触发器，列激励函数和输出函数若选用JK触发器，则得到JK触发器的激励表和输出函数表输入现态次态激励函数输出xQ2nQ1nQ2n+1Q1n+1J2K2J1K1F00001111000111100001111000000000011110100x0x0xx1x1x1x10x0x1x1xx0x0x1x00x00000001

F

x

Q1

Q2

CP1J

CP

1K1&1J

CP

1K2&&1&1⑤画出逻辑电路例：试用JK触发器设计一个模6加法同步计数器。解：①建立原始状态图。由于模6计数器需要6个状态，因此，无需化简/0/0/1CP/Y

/0/0

/0S0S4S1S3S2S5②状态分配。因为N=6，n≥log2N，取n=3，即需要3个触发器，由于是加法计数器，所以状态变化规律是：S0=000，S1=001，S2=010，S3=011，S4=100，S5=101状态表如表所示：现态次态输出Q3nQ2nQ3nQ1n+1Q2n+1Q3n+1Y000001010011100101001010011100101000000000③求状态方程、激励函数和输出方程。求状态方程的目的是为了求触发器的驱动方程，因此在圈选卡诺图时应预先考虑这点，使圈选的结果中尽量包含如下形式（因为用JK触发器）xx011Q3n+10100010110100

Q2nQ1nQ3nxx001Q2n+11010010110100

Q2nQ1nQ3nxx011Q1n+11001010110100

Q2nQ1nQ3nxx101Y0000010110100

Q2nQ1nQ3nY1

Q3

Q2

Q1

RD