常用组合逻辑电路

第二节常用组合逻辑电路

常用组合逻辑电路种类很多，主要有全加器、译码器、编码器、多路选择器、多路分配器、数值比较器、奇偶检验电路等。常用组合电路均有中规模集成电路（MSI)产品。

MSI组合部件具有功能强、兼容性好、体积小、功耗低、使用灵活等优点，因此得到广泛应用。本节主要介绍几种典型MSI组合逻辑部件的功能及应用。一、编码器

什么是编码？用文字、数字或符号代表特定对象的过程叫编码。例如：运动员的编号XXXX→代表某一个运动员。一位十进制数有0~9共10个编码。二位十进制数有00~99,共100个编码。三位十进制数有000~999,共1000个编码。

在数字系统中：用n位二进制数进行编码，共有2n个编码信息。什么是编码器？能够完成编码功能的电路叫编码器。编码器的逻辑符号：X:

表示编码。Y：表示代码转换。X/Y目前使用的编码器有普通编码器和优先编码器两类。在普通编码器中，任何时刻只允许输入一个编码信号，不允许同时输入多个编码信号。普通编码器工作原理8线︱3线编码器

输入

输出I0I1I2I3I4I5I6I7Y2Y1Y010000000000010000000010010000001000010000011000010001000000010010100000010110000000011118线－3线编码器，输入是I0-I78个高电平信号，输出是3位二进制代码Y2Y1Y0一、普通编码器由3位二进制编码器真值表得出对应输出逻辑表达式。

输入

输出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111根据输出表达式画出由3个或门组成的编码电路。≥1≥1≥1I0I1I2I3I4I5I6I7I8I90000000100100011010001010110011110001001

A3A2A1A01、设计一个二－十进制编码器

输出用四位二进制数对十个输入信息进行编码。即：四位二进制数表示一位十进制数，叫二－十进制编码器。也就是将输入的高、低电平信号，变为二进制码。也叫做10线－4线编码器。1000000000010000000000100000000001000000000010000000000100000000001000000000010000000000100000000001输入输出

特点：任何时刻只允许有一路输入为“1”，其余输入为“0”。输出是对输入“1”进行编码。0000表示对I0进行编码。0001表示对I1进行编码。1001表示对I9进行编码。A3=I8+I9A2=I4+I5+I6+I7A1=I2+I3+I6+I7A0=I1+I3+I5+I7+I9≥1≥1≥1≥1A3=I8+I9A2=I4+I5+I6+I7A1=I2+I3+I6+I7A0=I1+I3+I5+I7+I9最后根据逻辑表达式画出所设计的二－十进制编码逻辑电路图。二、优先编码器

二－十进制编码器，同一时刻只允许一个输入端有信号。不允许许多信号同时出现在输入端。输入互相排斥。

优先编码器，是输入端同时有信号到来，编码器自动按优先权排队，先对优先权级别最高的输入信号进行编码。然后按优先权顺序分别对其它输入信号进行编码。例如：有一个网络家电产品，可以按优先权自动处理输入同时出现的险情。优先编码器电路火灾小偷煤气泄漏电视空调处理电路119110传呼业主其它其它所有门电路开启

中规模集成电路74LS148为了扩展电路的功能和增加使用的灵活性,在逻辑电路中附加了由门G1G2和G3组成控制电路。8线－3线优先编码器（MSI)74LS148逻辑图&&&&&&≥1&&&&≥1&&&&≥1111111111111&&&&&&≥1&&&&≥1&&&&≥1111111111111上式说明：当编码输入端全为高电平，且ST=0时，/YS=0。上式说明：当编码输入端只要有一个低电平(/I7=0,I7=1)，时，/YEX=0。根据以上分析可以列出功能表

1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101

不管输入端是否有信号，电路都不会有输出。输出被封锁。

编码器工作，编码输出取决于输入变量。编码电路工作，有编码信号输入，编码器有二进制反码输出。编码电路工作，无编码信号输入。只要有编码输出否则8线－3线优先编码功能表：编码电路工作，有编码信号输入。控制端有三个：输入控制端、选通输入端。且低有效。/ST=0时，编码器正常工作，/ST=1,所有输出被封锁。扩展端。用于扩展编码器功能。选通输出端。手册规定：编码器对输入“0”进行编码。而且是反码输出。74148(8线－3线）优先编码器逻辑符号：74LS148编码器功能扩展

将8线－3线优先编码器扩展为16线－4线优先编码器。

☆用两片8-3编码器组成16线-4线输出优先编码器。/I15优先权最高。按照优先顺序的要求：

因此，只要将第（1）片的“无编码信号输入”信号YS作为第（2）片的选通输入信号/ST即可。

当片（1)有编码信号输入时，片1的/YEX=0,无编码信号输入时YEX=1，正好用它输出编码的第四位，以区分8个高位输入信号和8个低位输入信号的编码。

编码输入的低三位应为两片输出/Y2、/Y1、/Y0的逻辑或。依照上面分析得出扩展逻辑电路图

/S01234567/Y2/Y1/Y0/YEX/YS1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101ABCD0001111000011110第四章：习题10写出下列各式F和它们的对偶式、反演式的最小项表达式。可用：真值表法、配项法、卡诺图法求最小项表达式。ABCD0001111000011110习题17:将下列函数化简成与非－与非表达式，并用与非门实现。ABCD0001111000011110习题20:用卡诺图将下列函数化简为最简“与或”式和最简“或与”式。ABCD000111100001111022.输入只有原变量的条件下，用或非门实现下列函数。如果用填“1”格，圈“0”个的方式化简，并用或非门实现，输入端会出现反变量。此题简便方法是：最后对F′再次求对偶，即得到F的或非－或非表达式。禁止逻辑法：如果用不属于原函数的最小项之和的非相乘之，其逻辑功能不变。三、译码器译码器是编码器的逆过程。是将输入的每个二进制代码翻译成对应的输出高、低电平。常用的译码器分为：☆

变量译码器。☆

码制变换译码器。☆

数字显示译码器。1、变量译码器变量译码器是表示输入状态的组合逻辑网络。⑴2线－4线变量译码器。

2线－4线变量译码器是对输入的2位二进制数进行译码，具有22=4个输出。A1A0译码器A1A0001110011101101011110111★

2线－4线变量译码器真值表。由真值表直接写出用与非门实现的输出表达式。（小规模集成电路实现）中规模集成电路2-4译码器74139逻辑符号。输入二进制信号为：A1、A0。输出的译码信号为：选通信号为：根据输出表达式可以画出用小规模集成门电路组成的变量译码器。BCD/DEC11111&&&&A1A0A1A01XX11110001110001110101010110110111由74139逻辑电路图及真值表可以直接输出表达式。

合理选用选通信号，可以扩展译码器功能。2-4译码器功能表：01001000111中规模集成电路2-4译码器74139逻辑电路图11A0A1A2A3A1A01XX11110001110001110101010110110111常用的中规模集成电路有：74139、CC4556。在一片集成电路中封装了两组独立的2-4译码器。例：将2-4译码器扩展为4-16译码器。012312ENBIN/OCT(1)012312ENBIN/OCT(2)012312ENBIN/OCT(3)012312ENBIN/OCT(4)012312ENBIN/OCT(5)★

用译码器构成数据分配器DA1A0Y0Y1Y2Y3数据分配器原理框图用2-4译码器构成四输出数据分配器。只要将2-4译码器的选通端接为数据输入即可。DA1A000111D0111D1101D1111D111BCD/DEC3-8译码器原理电路图。为高有效。为低有效。正常译码条件:☆3-8译码器是A2、A1、A0三个变量的全部最小项译码输出，所以把这种译码器叫做最小项译码器。A2A1A0为地址码输入端⑵3线－8线译码器&&&&&&&&1111111&3线－8线译码器P28页：正逻辑和负逻辑通过真值表验证：正与和负或是同一逻辑门的两种不同的名称。非之与＝或之非&&&&&&&&1111111&3线－8线译码器A2A1A001234567X1XXX111111110XXXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110正常译码条件：★3-8译码器逻辑符号。★

译码器有三位二进制输入，八路译码高、低电平输出。所以叫做3-8译码器。☆3-8译码器功能表非正常译码条件A0A1A2&BIN/OCT将3-8译码器扩展为4-16译码器。A3A2A1A00000000100100011010001010110011110001001101010111100110111101111扩展方法一：正常译码条件：扩展方法二：★3-8译码器功能扩展Ⅰ01BIN/OCT(1)&123456724Ⅰ01BIN/OCT(1)&1234567241Ⅰ01BIN/OCT(1)&123456724Ⅰ01BIN/OCT(1)&123456724由以上逻辑表达式可以列出二－十进制译码器功能表。（3）中规模集成二－十进制译码器（74LS42四线－十线译码器）&&&&&&&&&&11111111序号输入输出A3A2A1A0/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7/Y8/Y900000011111111110001101111111120010110111111130011111011111140100111101111150101111101111601101111110111701111111111011810001111111101910011111111110伪码101011111111111011111111111111001111111111110111111111111110111111111111111111111111二－十进制译码器功能表★逻辑符号☆

输入端A3~A0为8421BCD编码地址输入端。☆

四－十译码器是非完全译码器。为十个译码输出端，且输出低电平有效。功能表：32100123456789000001111111110001101111111100101101111111001111101111110100111101111101011111101111011011111101110111111111101110001111111101100111111111101010111111111110111111111111110011111111111101111111111111101111111111111111111111111010~1111为无效输入组合。伪码BCD/DEC★用4-10译码器构成3-8译码器。作3-8译码器输出。空脚不用。A3=0正常译码。1输出全“1”★4-10译码器功能扩展。用4-10译码器和2-4译码器构成5-32变量译码器。BCD/DEC⒉

每片4-10译码器的A3作片选端。A3=0

正常译码，A3=1

禁止译码器输出。2-4译码器做片选译码器。⒈将4-10译码器接成3-8译码器，32输出共用四片4-10译码器。⒊

变量译码器也可以变成数据分配器，只要将2-4译码器的EN端接成输入数据D即可。以上电路变为5输入32路输出的数据分配器。BCD/DEC(1)BCD/DEC(2)BCD/DEC(3)BCD/DEC(4)BIN/OCTA3A2A1A01514131211109876543210000011111111111111100001111111111111110100101111111111111011001111111111111101110100111111111110111101011111111111011111011011111111101111110111111111110111111110001111111011111111100111111101111111111010111110111111111110111111011111111111110011101111111111111101110111111111111111101011111111111111111101111111111111114-16译码器功能表(完全译码器）一个n变量输入的变量译码器，其输出包含了n个输入变量的全部最小项。用n变量译码器加上输出门就能实现任何形式的输入变量不大于n的组合逻辑函数。例：用译码器实现一组多输出函数。解：本题意为一组三输入变量的多输出函数，用3-8译码器可以实现。★用3-8译码器和与非门实现首先：将多输出函数写成最小项之和的形式，并变换为译码器反码输出形式。用与非门作为F1、F2、F3的输出门。（4）利用变量译码器实现组合逻辑函数最后：只需要将输入变量A、B、C分别加到译码器地址输入端A2、A1、A0,用与非门作为F1、F2、F3的输出门。多输出函数还可以通过填卡诺图方法，写出最小项只和的形式。&&&&BIN/OCT首先：将多输出函数写成最大项之积的形式，并变换为译码器反码输出形式。用与门作为F1、F2、F3的输出门。N变量函数用N地址译码器实现如果变量数大于地址数，要用扩展法。★用3-8译码器和与门实现&&&BIN/OCT&★用2-4译码器和与非门实现本例要求用2－4译码器和与非门实现3变量函数。通过前面分析，3－8译码器可以实现3变量函数。即：N变量＝N地址,直接用N地址译码器实现。如果要求用N地址实现M变量函数（M>N),即变量数>地址数，采用扩展法。即将2-4译码器扩展为3－8译码器，变为N地址实现M变量函数。利用直接观察法填卡诺图，写出最小项之和表达式。并变换为译码器反码输出形式最后画出逻辑电路图★用2-4译码器和与非门实现0123BIN/OCT(1)12EN0123BIN/OCT(2)12EN&F3&F2&F11ABCABCD0001111000011110ABCD00011110000111102、码制变换译码器码制变换译码器的功能是将一种码制转换为另一种码制。⑴码制变换设计举例例1:设计一个将余三码转换为8421BCD码的转换电路。解：首先列出转换真值表。ABCD0011010001010110011110001001101010111100WXYZ0000000100100011010001010110011110001001xxxxxx0000000011ABACDWXBCDABCD0001111000011110ABCD0001111000011110YZ111&&&&&&&&&&采用与非门实现：解：设B3、B2、B1、B0表示输入二进制代码，G3、G2、G1、G0为转换电路输出的格雷码。用观察法直接写出：例1:设计一个将四位二进制码转换为格雷码的转换电路。B3B2B1B00000000011111111000011110000111100110011001100110101010101010101G3G2G1G0000000001111111

1000011111111000

0001111000011110

0011001100110011

0

如果要将格雷码转换为四位二进制码，方法完全相同。根据逻辑表达式采用异或门画出转换电路图。=1=1=1G3G2G1G0000000001111111

1000011111111000

0001111000011110

0011001100110011

00000000011111111000011110000111100110011001100110101010101010101B3B2B1B03、数字显示译码器在数字系统中，需要将被测量及运算结果用十进制数码形式显示出来。这就需要用数字显示译码器来驱动LED、LCD、CRT、VFD、PDP、OLED等显示器件。⑴数字显示译码驱动电路

LED按发光段分为七段和八段数码管。其字型显示为：每种显示器件都有不同的驱动电路。不同的驱动电路要求有不同的显示译码电路。因此，先简单介绍显示器件及驱动电路。①半导体发光二极管(LED)。发光二极管是将电能转换为光能的特殊器件。当外加正向电压时，发光二极管能发出各种颜色，供显示使用选择。发光二极管可以单独封装，也可以组合封装为LED数码管。发光二极管按驱动方式又分为共阳极和共阴极接法。输入低有效输入高有效共阳极接法共阴极接法②液晶显示器件(LCD)

LCD是一种平板薄型显示器件，驱动电压低，工作电流非常小，配合CMOS电路可以组成微功耗系统。★

在没有外加电场的情况下，液晶分子按一定取向整齐排列，液晶呈透明状态，射入的光线由反射电极反射回来，显示器呈白色。★

加外电场以后，液晶分子因电离而产生正离子，在电场的作用下运动，并碰撞其它液晶分子，破坏液晶分子的整齐排列，使液晶呈现混浊状态，入射光线仅有小部分反射回来，显示器呈暗灰色，这种现象叫动态散射效应。★

外电场消失，液晶又恢复整齐排列。★

将透明电极排列成“8”型，只要选择不同的电极组合，并加以正向电压，便能显示出字符来。★

为了使离子撞击液晶分子的过程不断进行，通常在液晶显示器的两个电极上加有几十至几百赫兹交变电压。LCD显示原理LCD器件采用交流驱动电路P为输入脉冲，其工作频率50~60HZ。a为译码电路输出的一个段位显示控制信号。

M、N为液晶电极控制信号。将输入脉冲和段位控制信号相异或，产生一个M-N的交变电压信号，使液晶显示器正常显示字符。LCD器件驱动方式=1例：设计8421BCD七段显示译码电路。

解：译码、显示电路有两种接法，一种是共阳极接法，另一种是共阴极接法。本题采用共阳极设计。即：输出“0”表示LED段亮，输出“1”表示LED段灭DCBAabcdefg显示000000000010000110011111001000100102001100001103010010011004010101001005011001000006011100011117100000000008100100001009

DCBA表示译码器输入的BCD代码。

a~g表示输出的二进制代码。（用小规模集成电路设计）⑵七段译码显示电路设计举例DCBA0001111000011110a由8421BCD七段显示译码真值表直接填卡诺图并进行化简。DCBAabcdefg显示000000000010000110011111001000100102001100001103010010011004010101001005011001000006011100011117100000000008100100001009七段译码显示电路设计举例DCBA0001111000011110gDCBA0001111000011110fDCBA0001111000011110eDCBA0001111000011110dDCBA0001111000011110cDCBA0001111000011110b☆e和f不是最简与或式，目的是尽可能采用公共项。111&&&&&&&&&&&&&&&1用与非门实现：每个段位两次求反，一次反演，即可画出用与非门实现的7段译码器电路图。根据设计画出逻辑电路图★A3~A0是字型译码器输入的BCD地址代码。★Ya

~Yg表示字型译码器的段位显示代码。并规定灯亮为“1”，不亮为“0”。所以输出为高电平，可以驱动共阴极LED数码管。★灯测试输入端★消隐输入端★灭“0”输入端★灭“0”输出端控制端：表示消隐输入/灭0输出端。☆☆7448七段字型译码器逻辑图及功能表：⑶中规模集成组件7448七段字型译码器7448逻辑图十A3A2A1A0abcdefg显示01100001111111011X00011011000021X00101110110131X00111111100141X01001011001151X01011101101161X01101001111171X01111111000081X10001111111191X100111110011101X101010001101111X101110011001121X110010100011131X110111001011141X111010001111151X111110000000XXXXXX00000000100000000000000XXXXX111111117448功能表：

从功能表中看出：表中列出输入BCD代码的前十个状态与Ya~Yb十个字型对应关系外，还规定了输入为1010~1111这六个状态下的显示字型。附加控制功能介绍。

灯测试输入端主要用于检查LED的好坏。

消隐输入端（与灭“0”输出端共用）

灭“0”输入端，熄灭无意义的0

灭“0”输出端与（灭“0”输入端配合使用）0

时，输出a~g全“1”七段全亮。1

时，正常译码。0

时，不管输入何种状态，输出全01

时，正常译码。0

时，灭掉不要显示的0，001→11

时，显示0,不灭中间0。101→101即：灭0输入等于0,灭0输出一定等于0。

A3~A0=0000当：（功能表倒数第二行）表示本位应显示的0已经灭掉。功能扩展应用将灭0输出和灭0输入配合使用，可以实现多位数码显示的灭0控制。

例：用六位译码、显示器和规定小数点位构成具有灭0功能的十进制显示器。灭0输入与灭0输出之间的关系：☆整数部分：最高位灭0输入接地，表示灭掉最高位无意义的0。灭0输入等于0,灭0输出一定等于0,表示可以连续灭掉高位两个0。☆小数部分：灭0输入和灭0输出相反，最低位灭0输入接地，同样灭0输入等于0,灭0输出一定等于0，表示可以连续灭掉低位两个0。最高位接5V，表示不灭0。☆振荡器输入高电平时，经倒相使灭0输入为0，LED不显示。振荡器输入低电平时，经倒相使灭0输入为1，LED显示。在振荡器的作用下，LED一闪一闪显示。叫动态显示。1

在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。

数据选择器是一个多输入，单输出的组合逻辑电路。1、数据选择器的设计例：用小规模电路设计4选1数据选择器什么是4选1？用开关来表示。00011011

在地址码的控制下，从D0～D4中任选一个送到公共输出端Y。真值表：A1A0Y00D001D110D211D3四、数据选择器111&&&&≥111111111TGTGTGTGTGTGTGTGTGTGTGTG1111≥1≥1A1A0D10D11D12D13D20D21D22D23Y1Y22、中规模CMOS集成电路CC4539双四选一数据选择器原理图据选择器1XX00000D10D20001D11D21010D12D22011D13D23A1A0Y1Y200D10D20101000双四选一功能表:3、中规模TTL集成电路74LS153双4选1数据选择器工作原理&≥1&≥1111111双四选一逻辑符号:双四选一原理图:D10D20D11D12D13D21D22D23Y1Y2双刀四掷开关CD(R)CD(L)DVD(R)DVD(L)VCD(L)VCD(R)DTS(R)DTS(L)(L)(R)四选一逻辑符号:MUX:多路开关A0A101D20D21D22D23EN2Y20123D10D11D12D13EN1Y10123MUX1023EN01MUXA0A1D0D1D2D3☆8选1数据选择器8选1数据选择器逻辑符号：(74151)

A2~A0三位地址输入，可以从8个输入数据D7~D0中选择一个需要数据到输出。D7~D0八个数据输入端。D0D1D2D3D4D5D6D71023EN01MUXY25467A0A1A2A2A1A000011110011XXX010000D0/D00001D1/D10010D2/D20011D3/D30100D4/D40111D5/D50100D6/D60111D7/D7八选一功能表:用卡诺图表示8选1数据选择器：D0D1D2D3D6D7D4D5Y:原码输出卡诺图

例：用一片2-4译码器和四片8选1数据选择器构成32选1数据选择器。解：25=32，32选1就需要5位地址。用A4A3A2A1A0来表示地址码。地址分配：A4A3作2-4译码器地址输入。译码器输出分别接四片8选1数据选择器的片选端/ST。在A4A3作用下，四片8选1分别被选中，片选端为0的选择器工作，片选端为1的选择器不工作。A2A1A0作8选1地址输入。在A2A1A0作用下，选择器8个输出端分别被选中并输出。

片选信号选择由那一片选择器工作，工作的选择器那一位输出由地址码决定。数据选择器的功能扩展01234567012ENYMUX(1)D0D1D2D3D4D5D6D701234567012ENYMUX(2)D8D15D16D2301234567012ENYMUX(3)01234567012ENYMUX(4)D24D32A0A1A2A3A4012301ENBIN/OCT≥1YA4A300011011A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7片选信号：寻址信号：例如：A4A3A2A1A0=11101选中第四片选择器的D5输出。Y=D29111010111D5D2901234567012YENMUX(2)D8D15D23D1601234567012YENMUX(3)A0A1A2A3A4012301ENMUXY01234567012YMUX(1)D0D1D2D3D4D5D6D7END3201234567012YENMUX(4)D24例如：A4A3A2A1A0=11101A4A300011011在A2A1A0地址码作用下，四片8选1都有输出，总输出由高位地址吗A4A3决定。11101D5D13D21D29D29两例区别共同点：都实现32选1不同点：☆用四片8选1数据选择器和一片4选1也可以构成32选1数据选择器。数据选择器的应用：☆选择输出信号☆实现时分多路通讯☆实现组合逻辑函数☆☆

具有N地址端的数据选择器实现N变量函数。地址数＝变量数。例：用8选1数据选择器实现函数解：首先用卡诺图表示8选1选择器的功能表。☆

然后将给定函数填卡诺图。☆

其次比较两个卡诺图得出：D0=D2=D3=D7=0D1=D4=D5=D6=1☆

最后画出用8选1数据选择器实现函数F的电路图。令：A2=AA1=BA0=C01234567210ENYMUX1ABCFA2A1A00001111001ABC0001111001⑴实现组合逻辑函数本例说明：具有N个地址输入的数据选择器，可以实现N个变量的函数。只需要将输入变量加到选择器的地址端，选择器的输入端按卡诺图小方格中最小项的取值对应相连即可。

☆☆具有N地址端的数据选择器实现M变量函数。地址数＜变量数。实现N<M的组合逻辑函数有两种方法：☆扩展法☆降维法一个8选1数据选择器可以实现256种三变量函数。28=256例：用8选1数据选择器实现四变量函数F(ABCD)=∑m(1,5,6,7,9,11,12,13,14)解：8选1选择器有3个地址输入端，8个数据输入端。而四变量函数共有16个最小项，要用3个地址端的数据选择器实现四变量函数，可以采用扩展法及降维法实现。将两片8选1选择器扩展为16选1就可以实现四变量函数。ABCD0000000100100011010001010110011110001001101010111100110111101111F(ABCD)=∑m(1,5,6,7,9,11,12,13,14)高位地址A作片选信号：A=0,片1选通，片2禁止。输出m0~m7

中的数据。A=1,片2选通，片1禁止。输出m8~m15中的数据。BCD作为8选1的A2A1A0地址输入信号。每片选择器数据输入端的连接与N地址实现N变量函数的方法相同。本例也可以用4选1选择器扩展为16选1。1567911~14☆扩展法：01234567210ENYMUX(1)

101234567210ENYMUX(2)ABCD1≥1FF(ABCD)=∑m(1,5,6,7,9,11,12,13,14)ABCD0000000100100011010001010110011110001001101010111100110111101111156791112~14本例也可以用五片4选1选择器扩展为16选1。0123ENY01MUX(1)0123ENY01MUX(2)0123ENY01MUX(3)0123ENY01MUX(4)0123ENY01MUX(5)DCBAF1AB00011110CD00011110ABC0001111001

卡诺图的变量数称为该图的维数。所谓降维，就是降输入变量，被降掉的变量填入相应的小方格中，叫做记图变量。要求熟练掌握例：F(ABCD)=∑m(1,5,6,7,9,11~14)☆要求用8选1选择器实现该函数。①将F填入四变量卡诺图：②将D作为记图变量，（减少一个变量D)画出降维卡诺图。③填降维图：ABC=000ABC=001ABC=010ABC=011ABC=100ABC=101ABC=110ABC=111④将完成后的降维图和8选1数据选择器卡诺图进行比较，得出选择器输入信号。☆降维法：ABC0001111001比较的结果：D0=D2=D4=D5=DD1=0D6=D3=1⑤画出用8选1实现函数F的电路图。☆☆本例若要求用4选1选择器实现函数F，可进行二次降维。即将三变量再降为两变量，以C作为记图变量。降维图和8选1数据选择器卡诺图进行比较A2A1A0000111100110101ABC0001111001降维过程：当AB=00时：当AB=01时：当AB=10时：当AB=11时：☆

降维完成后，与4选1选择器卡诺图进行比较，比较的结果：0101☆最后画出用与非门及4选1选择器组成的实现函数F的电路图。1&1&ABCD0101&10123A1A0ENYFMUX教材图中有错要求用数据选择器分时传送4位8421BCD码，并译码显示。A1A0地址码：0000☆只要地址码变化周期大于25次/S,显示2769无明显闪烁感。⑵利用数据选择器实现分时传输BIN/OCT七段译码器七段译码器00011011五、加法器一、1位加法器1、半加器半加器：能完成半加功能的电路叫半加器。不考虑低位来的进位加法叫半加。两个二进制数之间的算术运算无论是加、减、乘、除，在计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。半加器逻辑符号：输入端：A、B输出端：S、CO半加器真值表：ABSCO0000011010101101逻辑表达式：由逻辑表达式画出逻辑电路图：半加器A加数B被加数CO进位输出S半加和&ABSCO＝12、全加器考虑低位来的进位加法称为全加。能完成全加功能的电路叫全加器。全加器逻辑符号：输入端：A、B、Ci输出端：S、CO全加器真值表：ABCISCO0000000110010100110110010101011100111111利用卡诺图化简S、CO：寻公共项进位输入加数全加和全加器进位输出被加数方案一、用异或门和与非门实现。方案二、用与非门和与或非门实现。中规模集成电路一般采用与或非门及非门实现的全加器。CO按常规化简方法：&&=1=1&全加和S如何用与或非门实现？下面利用卡诺图变换的办法，找出S和之间的关系。=+·根据逻辑表达式画出逻辑电路图。

采用与或非门构成的全加器具有器件少，速度快的特点，集成全加器广泛采用这种形式。11≥1&≥1&3、集成全加器集成全加器：在一位全加器的基础上,通过多级级连可以构成多位全加器。集成一位全加器逻辑符号。当N位二进制数相加时，进位方式有两种：◆串行进位◆并行进位1、4位串行进位全加器☆

低位无进位输入，完成半加功能。电路特点：☆

由四个一位二进制全加器通过串行级连组成四位二进制全加器。☆

每一位全加器的进位输出，送给下一级的进位输入端。高位的加法运算必须等到低位的加法运算完成后，才能正确进行。ΣΣΣΣΣ优点：结构简单。在一些中、低速数字设备中仍有应用。

缺点：速度慢。四位二进制全加器，要经过4级门的延迟时间。2、超前进位全加器。超前进位：是各级进位同时发生，高位加法不必等低位的运算结果。所以工作速度得以提高。即：只用了一级门的传输延迟时间。4位全加器的逻辑符号：

输入端：P加数，Q被加数。每组有四个输入。Ci进位输入端。

输出端：∑表示四位全加和输出端，CO进位输出端。超前进位中规模集成电路型号有：54/74283,CC/CD4008（并行进位）ΣΣ进位输出信号仅需要一级反向器和一级与或非门的传输延迟时间。运算速度的缩短是以增加电路的复杂程度为代价换取的。当加法器的位数增加时，电路的复杂程度也随之急剧上升。4位超前进位加法器74283逻辑图COS3S2S1S0&&&&&≥1&&&&&&&&≥1≥1≥1≥111=1=1=1=1B3B2B1B0A0A1A2A3CI4、全加器的应用及应用实例

全加器除了作二进制加法外，还可以做乘法运算、8421BCD码的加法运算、及实现码制变换等。⑴试用全加器完成二进制乘法功能。以两个两位二进制数相乘为例。A=A1A0B=B1B0P=AB=A1A0XB1B0P0=A0B0P1=A1B0+A0B1P2=A1B1+

C1P3=

C2

P1不能用与或门实现，与或门不可能产生进位位。

C1

为A1B0+A0B1的进位位。C2

为A1B1+

C1的进位位。为什么片1的Ci、片2的B要接地?②码制变换电路☆采用四位全加器将8421BCD码转换为余三码。余三码＝8421BCD码＋0011

有固定的转换关系。转换电路如图所示。P0=A0B0P1=A1B0+A0B1P2=A1B1+

C1P3=

C2ΣΣΣΣ&&&&☆

采用四位全加器将5421BCD码转换为2421码。输入ABCD0000000100100011010010001001101010111100输出WXYZ00000001001000110100101111001101111011115421真值表：2421真值表：有固定转换关系ΣΣ③用四位全加器构成一位8421BCD码加法电路题意分析：两位8421BCD码相加，其和应为8421BCD码。如果其和不是8421BCD码，则结果错误，应加修正。☆相加之和小于等于9相加结果正确。0111是8421BCD码的7,结果正确。☆相加之和大于9相加结果错误，需加6修正。1101在8421BCD码中是非法码。需加6修正。产生进位，本位和正确。☆相加之和产生进位，

且结果错误，需加6修正。本位和不是7而是1,结果错误。结果正确。

8421BCD码是逢十进一，四位二进制是逢十六进一，两者进位关系不同，其中恰好相差6,因此需加6修正。★电路设计设计两个一位8421BCD码加法电路应由三部分组成。1、实现两个一位8421BCD加法电路2、产生修正控制信号F3、完成加6修正（1、3项由四位全加器实现）加6修正结果正确加0修正结果错误8421输入8421输入四位全加器8421输出四位全加器修正控制信号★分析产生错误的原因修正信号应在有进位信号CO产生、或两个8421BCD码相加之和为10~15的情况下产生。即：有进位，有误码时产生修正信号F。相加之和大于9的化简ACAB☆如何产生修正信号F相加之和小于9,加0修正。有进位或相加之和大于9,加6修正。★根据控制信号画出完整电路图。CO作进位输出&&1ΣΣΣΣ&

能够完成比较两个数字的大小或是否相等的逻辑电路称为数值比较器。1、设计一位二进制数A和B的数值比较器。FA>BFA=BFA<BAB00001011011001100010☆由真值表写出逻辑表达式：☆最后根据逻辑表达式画出逻辑电路图。六、数据比较器&&&&≥1&FA>BFA<BFA=BFA>BFA=BFA<BAB比较器☆四位数值比较器逻辑符号

A3~A0、B3~B0是两个相比较的4位二进制数。A<B,A=B,A>B三个级联输入端。FA<B,FA=B,FA>B为比较结果输出端。☆比较原则：对于多位数值比较，先比较最高位，在高位相等的条件下，取决于低位的比较结果。例如：最高位A>B,则不论其它位情况如何，肯定A>B。最高位A<B,则不论其它位情况如何，肯定A<B。只有A=B,才比较次高位，决定相比较数的大小。当四位比较结果都相等，再比较级联输入端。2、中规模集成电路数值比较器<=>COMPP<QP=QP>QFA=BFA>BFA<BA0A1A2A3A<BA=BA>BB0B1B2B3

A3A2A1A0和B3B2B1B0是两个比较的4位输入端。

I(A<B)、I(A＝B)、和I