第6章 微处理器读写引脚

8086/88CPU的内部结构6.1

引脚及其功能6.2

8086/88CPU子系统的基本配置6.3

总线工作时序附微机系统总线第六章INTEL8086/88微处理器教学重点

最小模式下的基本引脚和总线形成最小模式下的总线时序8086/8088微处理器由Intel公司于1978年开发（第三代CPU芯片），1981年被IBM公司在IBM

PC、PC/XT系列微机中全面采用，并将其技术公开，使PC机得到迅速发展和普及应用。40引脚双列直插式芯片，采用单5V工作电源，标称工作频率5MHZ（时钟周期T＝200ns），在PC机中实际采用4.77MHZ（时钟周期T＝210ns）。它们有两种工作模式，提供20位地址线，内存寻址能力达1MB；对端口寻址使用其中16位地址，端口寻址能力达64K。8088的内部提供16位并行处理能力，而对外的数据线只有8位，是准16位CPU，8086则是全16位CPU。复习：8086/88CPU的内部结构8086/8088微处理器的编程结构编程结构：是指从程序员和使用者的角度看到的结构，亦可称为功能结构。从功能上来看，8086CPU可分为两部分，即总线接口单元BIU（BusInterfaceUnit）和执行单元EU（ExecutionUnit）。8086微处理器的结构图：总线控制电路EU控制器标志暂存器通用寄存器ALU数据总线地址总线数据总线执行单元（EU）总线接口单元（BIU）（16位）（20位）（8位）（16位）16位ALUSSDSESIPCS内部寄存器BHBLAHALDHDLSPBPCLCHDISI8086总线物理地址形成逻辑213645AXBXDXCX8086/8088微处理器的组成总线接口单元（BIU）组成：①段寄存器(DS、CS、ES、SS)；

②16位指令指针寄存器IP(指向下一条要取出的指令代码)；

③20位地址加法器(用来产生20位地址)；

④6字节(8088为4字节)指令队列缓冲器；

⑤总线控制逻辑。功能：负责从内存中取指令，送入指令队列，实现CPU与存储器和I/O接口之间的数据传送。执行单元（EU）组成：①ALU(算术逻辑单元)；

②通用寄存器(AX、BX、CX、DX)；

③专用寄存器(BP、SP、SI、DI)；

④标志寄存器(PSW)；

⑤EU控制系统。功能：负责分析指令和执行指令。8088的指令执行过程演示：6.1引脚及其功能图6.1

8086/88引脚图外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：⑴引脚的功能⑵信号的流向⑶有效电平⑷三态能力信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效输出正常的低电平、高电平外，还可以输出高阻的第三态指引脚信号的定义、作用；通常采用英文单词或其缩写表示8086/8088的两种工作模式（组态）两种工作模式构成两种不同规模的应用系统最小工作模式构成小规模的应用系统8086/8本身提供所有的系统总线信号最大工作模式构成较大规模的应用系统，例如可以接入数值协处理器80878086/8和总线控制器8288共同形成系统总线信号两种工作模式利用MN/MX引脚区别MN/MX接高电平为最小工作模式MN/MX接低电平为最大工作模式两种工作模式下的内部操作并没有区别但部分外部引脚功能不同IBMPC/XT采用最大工作模式讲授以最小工作模式展开基本原理，对比的学习最大工作模式。通常在信号名称加上划线（如：MX）或星号（如：MX*）表示低电平有效6.1.1

8086/8CPU最小工作模式下的引脚8086的引脚图12345678910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13

AD12

AD11AD10AD9AD8

AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVcc(+5V)AD15A16/S3A17/S4A18/S5A19/S68086最小工作模式的引脚信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚 1.数据和地址引脚AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0其他时间用于传送8位数据D7～D0

什么是分时复用？分时复用就是一个引脚在不同的时刻具有两个甚至多个作用最常见的总线复用是数据和地址引脚复用

总线复用的目的是为了减少对外引脚个数8088/8086CPU的数据地址线采用了总线复用方法1.数据和地址引脚（续1）AD15～AD8（Address）中间8位地址/数据分时复用引脚，双向、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8其他时间用于传送8位数据D15～D8

(8088无此功能，只提供地址输出)1.数据和地址引脚（续2）A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S3

S6为0表示8086CPU占用总线

S5输出IF的状态（1能响应，0不能）

S4S3指明CPU正在使用的段寄存器

S4S3状态00当前正在使用ES01当前正在使用SS10当前正在使用CS，或未用任何段寄存器11当前正在使用DSS4、S3的代码组合和对应的状态2.读写控制引脚ALE（AddressLatchEnable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚(下降沿)将地址锁存起来A19~A16A19/S6~A16/S3A15~A8BHE/S7A7~A0

8086MN/MX+5VALEAD15~AD8AD7~AD0BHE系统地址总线D0Q0D7Q7GOE……D0Q0D7Q7GOE……D0Q0D7Q7GOE……74LS37374LS37374LS373微处理器级总线●●●●地址总线形成2.读写控制引脚（续1）M/IO（Memory/InputandOutput）存储器或I/O访问，输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址8088改为

IO/M2.读写控制引脚（续2）WR（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据2.读写控制引脚（续3）M/IO

、WR和RD是最基本的控制信号组合后，控制4种基本的总线周期总线周期M/IOWRRD存储器读高高低存储器写高低高I/O读低高低I/O写低低高2.读写控制引脚（续4）READY

存储器或I/O端口就绪，输入、高电平有效在总线操作周期中，8086CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。2.读写控制引脚（续5）DEN（DataEnable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动DT/R（DataTransmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）D15~D8DT/RD7~D0

8086MN/MX+5VDENAD15~AD8AD7~AD0系统数据总线74LS24574LS245微处理器级总线A0B0A7B7EDIR……A0B0A7B7EDIR……●●数据总线形成BHE/S7

（ByteHighEnable/Status）高8位数据允许/状态复用引脚，输出，三态分时输出有效信号，在第一个时钟周期输出控制是否进行高位字节数据（D8－D15）传送，它与地址总线的A0组合控制数据操作的宽度和类型（16位或高8位、低8位）。其他时间输出S7

状态信号，但S7

未定义任何实际意义。2.读写控制引脚（续6）BHE和A0的功能操作BHEA0使用的数据引脚读或写偶地址的一个字

00AD15~AD0读或写偶地址的一个字节

10AD7~

AD0读或写奇地址的一个字节

01AD15

~AD8读或写奇地址的一个字

01

10AD15~

AD8（第一个总线周期放低位数据字节）AD7~

AD0（第二个总线周期放高位数据字节）2.读写控制引脚（续6）SS0（SystemStatus0）最小工作模式下的状态输出信号IO/M和DT/R与它一道，通过编码指示CPU在最小模式下的8种工作状态：1.取指（000） 5.中断响应（100）2.存储器读（001）6.I/O读（101）3.存储器写（010）7.I/O写（110）4.过渡状态（011）8.暂停（111）

变为3.中断请求和响应引脚INTR（InterruptRequest）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽3.中断请求和响应引脚（续1）INTA（InterruptAcknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线3.中断请求和响应引脚（续2）NMI（Non-MaskableInterrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障4.总线请求和响应引脚HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权DMA控制器等主控设备通过HOLD申请占用系统总线（通常由CPU控制）4.总线请求和响应引脚（续1）HLDA（HOLDAcknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权5.其它引脚RESET复位请求，输入、高电平有效该信号有效(至少保持4个时钟周期的高电平),将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作CPU清除IP、DS、ES、SS、PSW、指令队列为0；置CS为0FFFFH。计算机系统复位后的启动物理地址为：0FFFF0H5.其它引脚（续1）CLK（Clock）时钟输入通常与8284A时钟发生器的时钟输出端相连系统通过该引脚给CPU提供内部定时信号。808