南航考研878数电课件第3章(N)

第三章组合逻辑电路§3-1数字集成器件简介§3-2常用组合逻辑模块§3-3组合电路分析§3-4组合电路设计§3-5险象与竞争§3-6小结组合电路：当前输出仅和当前的输入有关。门电路用以实现基本逻辑运算和复合逻辑运算的单元电路。获得高、低电平的基本原理ViVoVcc半导体二极管的开关特性二极管的单向导电性－－正向电压导通，反向电压截止。理想二极管：正向导通电阻为0，反向内阻无穷大。半导体三极管的开关特性双极型三极管的开关特性基本开关电路MOS管的开关特性§3-1数字集成器件简介一、集成电路的生产工艺二、集成电路的主要电气指标三、逻辑电路的输出结构四、正逻辑和负逻辑五、常用门电路及逻辑符号一、集成电路的生产工艺TTL：晶体管-晶体管逻辑，速度快。

(标准,S,LS,AS,ALS,F)MOS：金属-氧化物-半导体逻辑，功耗低。

(PMOS,NMOS,CMOS)(HC,AHC,AC,HCT,ACT,AHCT,LV,LVC)ECL：

发射极偶合逻辑，速度更快。系列：74系列、54系列、4000系列等。命名：如SN74LS00。

SN：生产厂标，Texas公司；74：系列号；LS：生产工艺；00：功能号，2输入端与非门。TTL：74系列(0－70℃）

54系列（－55－125℃）74S系列：肖特基系列74LS系列：低功耗肖特基系列74AS系列：高级肖特基系列74ALS系列：高级低功耗肖特基系列74H系列：高速型肖特基：提高电路工作速度的一种电路结构的名称，74S系列采用了肖特基抗饱和三极管。TTL电路例：SN74LS00厂标系列名类型功能号00：含四个二输入与非门的集成电路02：含四个二输入或非门04：六组反相器7400外引线排列TTL与非门电路输出级的特点：在稳定的工作状态下T4和T5总是一个导通另一个截至，有效地降低了输出级的静态功耗，提高了驱动负载的能力。称其为推拉式（PUSH－PULL)电路。二、集成电路的主要电气指标输出高电平VOH：输出高电平时允许的最低电压。输出低电平VOL：输出低电平时允许的最高电压。

输入高电平VIH(Von开门电平)： 输入高电平时允许的最低电压。

输入低电平VIL(VOFF关门电平)： 输入低电平时允许的最高电压。1、输入/输出电压2、噪声容限高电平噪声容限VNH：VNH=VOH-VIH。低电平噪声容限VNL：VNH=VIL-VOL。集成电路的电平参数表3、输入/输出电流IIH：输入高电平时，注入到电路的电流最大值；IIL：输入低电平时，从电路中流出电流的最大值；IOH：输出高电平时，电路可输出的最大电流；IOL：输出低电平时，电路可吸收的最大电流。扇出系数：可以驱动同类门的个数,IOL/IIL74LS00:IOH=400uAIIH=20uAIOL=8mAIIL=0.4mA

注意：1.前级IOL大于后级IIL之和；

2.关于未接输入信号的引脚与：多余脚接逻辑高或输入并联或：多余脚接逻辑低或输入并联；

3.TTL电路的输入端开路或接一阻抗较大的电阻时，输入电压为高电平。4、平均传输延时时间--输出由高变低、由低变高的平均延时时间。tr：上升时间;tf：下降时间；

Tpd=(tpdL+tpdH)/2：平均传输延迟时间。

tpdL:输出由高电平到低电平的传输延迟时间；

tpdH:输出由低电平到高电平的传输延迟时间。5、功耗三、逻辑电路的输出结构输出端不能并联。1、推拉式结构

输出端要加上拉电阻，可以并联,并联后的逻辑关系为与（线与）。2、开路输出（OC）结构开路输出结构的应用3、三态输出结构 输出端除0，1状态外，还有一种高阻态，等效于输出端开路。输出端可以并联，但要保证在同一时刻最多只有一个输出端不是高阻态。三态输出结构的应用（1）

Y0～Y4在同一时刻只有一个为1；当Yi=1时，Y=di。三态输出结构的应用（2）

四、正逻辑和负逻辑正逻辑：0表示低电平，1表示高电平。负逻辑：1表示低电平，0表示高电平。五、常用门电路及逻辑符号逻辑符号用来表示芯片的逻辑功能。 1、逻辑功能：与、或、非、与非、或非、异或、与或非。2、正、负逻辑：输入、输出脚上有无空心箭头。3、输出结构类型：推拉式结构、OC结构、三态输出结构。4、使能端：低电平有效、高电平有效。5、管脚编号：

逻辑符号74125逻辑符号几种芯片的逻辑符号部分门电路的型号及名称§3-1-5使用逻辑门的几个问题1、输入脚多余：

与：多余脚接逻辑高或输入并联。或：多余脚接逻辑低或输入并联。2、输入脚不足：改变逻辑或用门电路扩展。3、扇出系数：采用功率门电路或改电路。

§3-2常用组合逻辑模块一、并行加法器二、数值比较器三、编码器四、译码器五、数据选择器六、常用组合逻辑器件

一个模块完成某个常用的特定的功能，如加法器、数值比较器、编码器、译码器、数据选择器等。一、并行加法器1、4位加法器逻辑符号2、加法器的级联完成二进制数加法运算。图

加法器图

2位加法器3、加法器的应用用4位加法器构成余3码到8421码的转换器。余3码减去3得到8421码，减3用加-3实现，-3的补码为1101。二、数值比较器数值比较器：能够比较数值的大小、是否相等。例1：设计1个一位数值比较器1.用门电路设计数值比较器例2：设计1个2位数值比较器。该比较器可对两个2位二进制值A（A1A0）和B(B1B0)进行比较。当A>B时，FA>B＝1，否则为0；当A=B时，FA=B＝1，否则为0；当A＜B时，FA＜B＝1，否则为0。

例3：设计四位比较器用SSI设计一个四位二进制数比较器，输入为A=A3A2A1A0，B=B3B2B1B0，输出包括FA>B，FA<B和FA=B。通过分析逻辑功能直接导出逻辑表达式。例3（续）用：74LS04、74LS08、74LS86、74LS21、74LS64、各一片组成。P64，表3.52、4位数值比较器7485的逻辑符号级联输入3、4位数值比较器功能表4、4位数值比较器扩展成8位比较器4、数值比较器的应用例1：电路分析。1010001F(A3,A2,A1,A0)＝∑m(5~15)例2：用四位数值比较器实现F(A3,A2,A1,A0)

＝∑m(0,1,2,3,4,5)。问题：P<Q作为输出端时A0A1A2A3F1010001FA0A1A2A30110010问题：如何用四位数值比较器构成修正信号产生电路F(CO3,F3,F2,F1)=CO3+CF＞9=CO3+F3F2+F3Fl＝∑m(5~15)三、译码器译码器：把输入的二进制代码转换成对应的输出信号，常用的译码器有变量译码器和显示译码器等。1.变量译码器二进制译码器：输入：N位二进制代码，又称地址输入端；输出：2N个，每个输出与一个最小项相对应。变量译码器有二进制译码器和二-十进制译码器

。例1：2-4线译码器2线—4线译码器：输入是二位二进制代码、有四种输出，四个输出端分别对应一种输入状态。双2-4译码器3-8译码器74138：地址输入端：A2、A1、A0

译码输出端：

使能端：3-8译码器功能表当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平（输出端为低电平有效时)，而其它输出端均为高电平。74LS138输出端为低电平有效变量译码器的扩展（1）例2：用两片3-8译码器组成4-16译码器变量译码器的扩展（2）例3：用5片2-4译码器组成4-16译码器（树型扩展）用变量译码器实现组合逻辑函数当使能端使能时，译码器输出了所有最小项的反，一般逻辑函数可以写成最小项表达式，因此，用译码器实现一般逻辑函数很方便。实现组合逻辑函数F（A，B，C）

比较以上两式可知，把3线—8线译码器74LS138地址输入端（A2A1A0）作为逻辑函数的输入变量（ABC），译码器的每个输出端Yi都与某一个最小项mi相对应，加上适当的门电路，就可以利用译码器实现组合逻辑函数。例4：电路分析逻辑功能：全减器例5：用3-8译码器外加与门组成一位全减器。例6：分析以下电路的逻辑功能。逻辑功能：一位全加器。例7：译码器实现1位8421BCD码加法器译码器在多片存储器芯片扩展中的应用（1）线选法寻址（2）译码寻址（3）分析电路2.显示译码器在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。数字显示电路是数字设备不可缺少的部分。数字显示电路包括显示译码器、驱动器和显示器等，如图所示。

图

数字显示电路的组成方框图(1)数字显示器件数字显示器件是用来显示数字、文字或者符号的器件，常见的有辉光数码管、荧光数码管、液晶显示器、发光二极管数码管、场致发光数字板、等离子体显示板等等。本书主要讨论发光二极管数码管。

（2）发光二极管（LED）及其驱动方式

LED具有许多优点，它不仅有工作电压低(1.5～3V)、体积小、寿命长、可靠性高等优点，而且响应速度快(≤100ns)、亮度比较高。一般LED的工作电流选在5~10mA，但不允许超过最大值（通常为50mA）。

LED可以直接由门电路驱动。

低电平驱动:图（a）是输出为低电平时，LED发光。

高电平驱动：图（b）是输出为高电平时，LED发光。

门电路驱动LED(a)低电平驱动(b)高电平驱动限流电阻R图

七段显示LED数码管

(a)外形图(b)共阴型(c)共阳型LED数码管

LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。LED数码管有两种形式：共阴型和共阳型。七段式LED显示器

管脚排列图（3）七段显示译码器74LS48七段显示器译码器把输入的BCD码，翻译成驱动七段LED数码管各对应段所需的电平。74LS48的管脚排列图试灯输入端灭零输入端特殊控制端数字输入

输出字型十进制A3A2A1A0Abcdefg012345678911111111111×××××××××00000000110000111100001100110001010101011111111111101101011111111001111101111111101101101010100010101000111011001111101174LS48显示译码器的功能表数字输入

输出字型十进制A3A2A1A0Abcdefg

灭灯灭零试灯

111111×10×××××××0×111111×0×001111×0×110011×0×010101×0×111111001000100001001000001010000001010000001100010001001110001111110001续表（2）74LS48的逻辑功能：（1）正常译码显示。

=1，

=1时，对输入为十进制数l～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。（2）灭零。当

=1，而输入为0的二进制码0000时，只有当

=1时，才产生0的七段显示码,如果此时输入

=0，则译码器的a～g输出全0，使显示器全灭；所以

称为灭零输入端。（3）试灯。当

=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。

称为试灯输入端。（4）特殊控制端

。

可以作输入端，也可以作输出端。作输入使用时，如果

=0时，不管其他输入端为何值，a～g均输出0，显示器全灭。因此

称为灭灯输入端。作输出端使用时，受控于

和。当

=0，＝1，输入为0的二进制码0000时，

=0，用以指示该片正处于灭零状态。所以，

又称为灭零输出端。＝0，且低位为零,则低位零被熄灭。七段显示译码器74LS48与数码管的连接＋5Vabcdefg74LS48(T339)GNDVcc电源＋5VA3A2A1A0YaYbYdYfYeYgYcLTIBIBR输入信号BCD码图3-1674LS49的逻辑符号（4）

七段显示译码器74LS49

灭灯控制端图3-1774LS49驱动LED数码管电路

图3-17是一个用七段显示译码器74LS49驱动共阴型LED数码管的实用电路。四、数据选择器从多个输入中选择1个输出，又称为多路开关(MUX)。D0D1FAF=AD0+AD11.2选1数据选择器1&&D0D1A1F2.4选1数据选择器D0A0D3D2D1A1YA1

A0Y

00

D0

01

D110

D2

11

D3

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3&&&&1DOD1D2D311YA0A14选1数据选择器74251、74253的逻辑符号74153742533.8选1数据选择器（1）8选1数据选择器74151的逻辑符号8选1MUX三个地址输入端A2、A1、A0，八个数据输入端D0~D7，两个互补输出的数据输出端Y和Y，一个控制输入端。（2）8选1MUX功能表Y1D0010110100A2A1A0D1D2D3D4D5D6D7例1：用两片八选一数据选择器74LS151构成十六选一数据选择器。4、数据选择器的扩展（1）4、数据选择器的扩展（2）四选一数据选择器74LS253构成十六选一数据选择器。数据选择器的扩展（3）问题：74LS153如何构成十六选一数据选择器？5、用MUX实现逻辑函数对于有n个地址变量的2n选1的MUX来说，当使能端有效时，其输出表达式为：而n个输入变量的组合函数的最小项表达式为：解：D0＝D1＝D2＝D4＝0，D3＝D5＝D6＝D7＝1

例1：试用8选lMUX实现函数F(U,V,W)＝Σm(3,5,6,7)。例2：试用4选lMUX实现函数F(U,V,W)＝Σm(3,5,6,7)。求得：D0＝0、D1＝D2＝W、D3＝1代数法求解卡诺图法求解例3：分析以下电路的逻辑功能。逻辑功能：奇判别电路。例3（续）逻辑功能：奇判别电路。§3-3组合电路分析分析：已知逻辑电路，导出电路的逻辑功能。组合电路分析步骤：①由给定的逻辑图逐级写出逻辑函数表达式；②由逻辑函数表达式列出真值表；③分析、归纳电路的逻辑功能。以上各步骤不是一成不变的，应视具体情况而定，只要能达到分析的目的，可以略去其中的某些步骤。一、电路设计的概念二、用SSI设计组合电路三、用MSI设计组合电路四、功能分解的设计方法§3-4组合电路设计设计：已知功能要求，导出最佳逻辑电路。一、电路设计的概念1、设计过程

从实际设计要求开始，直到得到符合功能要求的最佳电路为止。2、设计方法

对于同一设计对象，可以采用不同的设计思路和设计方法，从而得到不同的设计结果。3、最佳电路

同一功能的电路可能采用不同的器件和不同的结构来实现，最佳电路的含义因此也各不相同。4、设计的阶段①、用某种形式的逻辑描述来表示实际的设计要求；②、各种逻辑描述之间的变换，以变换成逻辑图为最终目的；③、除逻辑图外，真值表、功能表、卡诺图和逻辑方程等都是常用的描述逻辑函数的方式。二、用SSI设计组合电路1、设计要求

以门电路为基础，要求使用的门电路数量最少，门的输入端数也最少。2、设计步骤

①分析设计要求，根据输出与输入间的逻辑关系列出真值表；

②利用公式法或卡诺图法化简逻辑函数，求出最简逻辑表达式；

③根据最简逻辑表达式画出逻辑图。一般来说，最简与或式同两级与非门电路对应，最简或与式同两级或非门电路对应。

④以上步骤可以灵活使用。3、设计举例例1：设计一个四舍五入判别器，用来判别8421BCD码表示的十进制数是否等于或大于5。例2：设计一位全减器例2（续）三、用MSI设计组合电路用MSI设计组合电路相对于SSI而言，有电路体积小、连线少、可靠性高的优点，其设计的最优标准为所用模块最少、连线最少。

MSI多为专用芯片，可以实现特定功能，而通用性较强的有变量译码器和数据选择器，它们可以用于实现一般的逻辑函数。例：用3-8译码器组成一位全减器。最小项表达式对应译码器加与非门。用3-8译码器组成一位全减器（续）最大项表达式对应译码器加与门。例：用MUX实现逻辑函数试用8选lMUX实现函数F(U,V,W)＝Σm(3,5,6,7)。解：D0＝D1＝D2＝D4＝0，D3＝D5＝D6＝D7＝1四、功能分解的设计方法当系统较复杂时，需要把整个系统分解成若干个模块，这叫做函数分解或系统划分。经一次分解后得到的某些模块可能仍然比较复杂，还需要对这些模块进一步分解。例1：用4位加法器构成补码变换器输入原码：SB3B2B1B0输出补码：SF3F2F1F0，其中S为符号位。例2：设计字符识别电路识别输入的ASCII码是否是字符0～9。设输入ASCII码为D6～D0，输出为F，当输入是字符0～9时，F=1，否则，F=0。字符0～9的ASCII码为(30)H～(39)H。例3：设计1位8421BCD码加法器加法器I：

进行二进制加法：F=A+B修正信号产生电路：判断是否要修正：修正C=1 C=CO3+CF>9加法器II：

修正加6，不修正加0。例3（续）CF＞9＝F3F2+F3FlC=CO3+F3F2+