8位并行乘法器

8位并行乘法器在数字信号处理中，乘法器的速度对整个芯片以及系统性能有着重要影响。随着超大规模集成电路的发展，高速、低功耗、版图设计规则、占用芯片面积小等是乘法器研究的重点。串行乘法器，通常是两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。但计算一次乘法需要8个周期，这种乘法器的优点是所占用的资源是所有类型乘法器中最少的，在低速的信号处理中有着广泛的应用，但是串行乘法器速度比较慢、时延大。为了加快运算速度，一般的快速乘法器通常采用逐位并行的迭代阵列结构，将每个操作数的N位都并行地提交给乘法器。但是一般对于FPGA来讲，进位的速度快于加法的速度，这种阵列结构并不是最优的。所以可以采用多级流水线的形式，将相邻的两个部分乘积结果再加到最终的输出乘积上，即排成一个二叉树形式的结构，这样对于N位乘法器需要lb(N)级来实现。一、VHDL代码libraryIEEE;useIEEE.STD_LOGIC_1164.all;useIEEE.STD_LOGIC_ARITH.all;useIEEE.STD_LOGIC_UNSIGNED.all;entitychengfaisport(clk:instd_logic;a:in std_logic_VECTOR(7downto0);b:in std_logic_VECTOR(7downto0);cout:outstd_logic_VECTOR(15downto0));endchengfa;architectureoneofchengfaissignala1,b1:std_logic_vector(3downto0);signala2,b2:std_logic_vector(7downto4);signalcout1:std_logic_vector(15downto0);signalcout2:std_logic_vector(15downto0);signala1b1,a2b1,a1b2,a2b2:std_logic_vector(15downto0);beginprocess(a,b,clk)beginifclk'eventandclk='1'thena1b1<="0000"&(a(5downto0)*b(5downto0));a2b1<="00"&(a(7downto6)*b(5downto0))&"000000";a1b2<="00"&(a(5downto0)*b(7downto6))&"000000";a2b2<=(a(7downto6)*b(7downto6))&"000000000000";endif;endprocess;process(clk)beginifclk'eventandclk='1'thencout1<=a1b1+a2b1;cout2<=a1b2+a2b2;endif;endprocess;process(clk)beginifclk'eventandclk='1'thencout<=cout1+cout2;endif;endprocess;endone;sibZ13：e15:12