内科大大规模

内科大大规模掩模图的作用掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。2023/2/22

第一节引言

硅平面工艺是制造MOSIC的基础。利用不同的掩膜版，可以获得不同功能的集成电路。因此，MOSIC版图的设计就成为开发新品种和制造合格集成电路的关键。目前的版图设计方法有三种：1、人工设计人工设计和绘制版图，有利于充分利用芯片面积，并能满足多种电路性能要求。但是效率低、周期长、容易出错，特别是不能设计规模很大的电路版图。因此，该方法多用于随机格式的、产量较大的MSI和LSI或单元库的建立。2023/2/23二、计算机辅助设计（CAD）在计算机辅助设计系统数据库中，预先存入版图的基本图形，形成图形库。设计者通过一定的操作命令可以调用、修改、变换和装配库中的图形，从而形成设计者所需要的版图。2023/2/24

在整个设计过程中，设计者可以通过CRT显示，观察任意层次版图的局部和全貌；可以通过键盘、数字化仪或光笔进行设计操作；可以通过画图机得到所要绘制的版图图形。利用计算机辅助设计，可以降低设计费用和缩短设计周期。三、自动化设计

在版图自动设计系统的数据库中，预先设计好各种结构单元的电路图、电路性能参数及版图，并有相应的设计软件。在版图设计时，只要将设计的电路图（Netlist）输入到自动设计系统中，再输入版图的设计规则和电路的性能要求，自动设计软件就可以进行自动布局设计、自动布线设计并根据设计要求进行设计优化，最终输出版图。2023/2/25

第二节版图设计过程

布图设计的输入是电路的元件说明和网表，其输出是设计好的版图。通常情况下，整个布图设计可分为划分(Partition)；布图规划(Floor-planning)；布局(Placement)；布线((Routing)和压缩(Compaction)。一、划分

由于一个芯片包含上千万个晶体管，加之受计算机存储空间和计算能力的限制，通常我们把整个电路划分成若干个模块，将处理问题的规模缩小。划分时要考虑的因素包括模块的大小、模块的数目和模块之间的连线数等。2023/2/26二、布图规划和布局

布图规划是根据模块包含的器件数估计其面积，再根据该模块和其它模块的连接关系以及上一层模块或芯片的形状估计该模块的形状和相对位置。布局的任务是要确定模块在芯片上的精确位置，其目标是在保证布通的前提下使芯片面积尽可能小。三、布线布线阶段的首要目标是百分之百地完成模块间的互连，其次是在完成布线的前提下进一步优化布线结果，如提高电性能、减小通孔数等。2023/2/27四、压缩压缩是布线完成后的优化处理过程，它试图进一步减小芯片的面积。目前常用的有一维和二维压缩，较为成熟的是一维压缩技术。在压缩过程中必须保证版图几何图形间不违反设计规则。整个布图过程可以用图来表示，布图过程往往是一个反复迭代求解过程。必须注意布图中各个步骤算法间目标函数的一致性，前面阶段的算法要尽可能考虑到对后续阶段的影响。2023/2/282023/2/29第三节版图自动设计中的基本问题

VLSI版图是一组有规则的由若干层平面几何图形元素组成的集合。通常，这些图形元素只限于曼哈顿图形，即只由垂直边和水平边构成的图形，且在同一层内不允许重叠。一、图的定义及数据结构基本术语：图、完全图和子图、通路和回路、连接图和树、有向图、二分图、平面图。数据结构：邻接矩阵、关联矩阵、边-节点表（数组）、链表结构。2023/2/210二、算法及算法复杂性由于我们面对的处理对象是上千万个，甚至是上亿个图形。哪怕是二次方量级的算法时间都可能是无法实现的。1、算法问题及算法复杂性算法问题：算法复杂性：最优化问题：可行解问题：NP-困难问题：2023/2/2112、一些图论中问题的复杂性判别平面性：n最小生成树：最短路（从一点到所有点）：所有节点间的最短路：平面化：NP着色：NP最长路：NP斯坦纳树：NP旅行商问题：NP2023/2/2123、几种求解NP-困难问题的方法：限制问题的范围：只对某一类问题求解。例如在求图上的最小树时只求最小生成树，即限制数的交叉点只能是原有的顶点，求最小生成树是一个多项式时间内可求解的，但它不一定能获得最小树。限制问题的规模：例如旅行商问题的分区优化。分支定界法：启发式算法：2023/2/213三、基本算法1.图论算法：DFS、BFS、最短路径、最小生成树、斯坦纳树算法、匹配算法、网络流问题2.计算几何算法：扫描线算法3.基于运筹学的算法：构形图和局部搜索、线性规划、整数规划、动态规划、非线性规划、模拟退火法四、基本数据结构1.版图数据的基本操作：点查找、邻接查找、区域搜索、定向区域遍历、模块插入、模块删除、推移、压缩、建立通道。2.链表结构、基于BIN的结构、邻接指针、角勾链、四叉树、二叉排序树。2023/2/214

第四节版图设计规则一、设计规则的内容与作用设计规则是集成电路设计与制造的桥梁。如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。2023/2/215由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。设计者只能根据厂家提供的设计规则进行版图设计。严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。2023/2/216二、版图几何设计规则版图几何设计规则可看作是对光刻掩模版制备要求。光刻掩模版是用来制造集成电路的。这些规则在生产阶段中为电路的设计师和工艺工程师提供了一种必要的信息联系。

2023/2/217设计规则与性能和成品率之间的关系一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)。规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。

2023/2/218•从设计的观点出发，设计规则可以分为三部分：（1）决定几何特征和图形的几何规定。这些规定保证各个图形彼此之间具有正确的关系。（2）确定掩模制备和芯片制造中都需要的一组基本图形部件的强制性要求。（3）定义设计人员设计时所用的电参数的范围。2023/2/219有几种方法可以用来描述设计规则。其中包括：＊以微米分辨率来规定的微米规则＊以特征尺寸为基准的λ规则层次

人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。下面以某种N阱的硅栅工艺为例分别介绍层次的概念。2023/2/220层次表示

含义

标示图

NWELL

N阱层

Locos

N+或P+有源区层

Poly

多晶硅层

Contact

接触孔层

Metal

金属层

Pad

焊盘钝化层

NWELL硅栅的层次标示

2023/2/221NWELL层相关的设计规则

编号描述尺寸目的与作用1.1N阱最小宽度10.0保证光刻精度和器件尺寸1.2N阱最小间距10.0防止不同电位阱间干扰1.3N阱内N阱覆盖P+2.0保证N阱四周的场注N区环的尺寸1.4N阱外N阱到N+距离8.0减少闩锁效应2023/2/222N阱设计规则示意图

2023/2/223编号描述尺寸目的与作用2.1P+、N+有源区宽度3.5保证器件尺寸，减少窄沟道效应2.2P+、N+有源区间距3.5减少寄生效应

P+、N+有源区相关的设计规则列表

2023/2/224P+、N+有源区设计规则示意图

2023/2/225Poly相关的设计规则列表

编号描述尺寸目的与作用3.1多晶硅最小宽度3.0保证多晶硅线的必要电导3.2多晶硅间距2.0防止多晶硅联条3.3与有源区最小外间距1.0保证沟道区尺寸3.4多晶硅伸出有源区1.5保证栅长及源、漏区的截断3.5与有源区最小内间距3.0保证电流在整个栅宽范围内均匀流动2023/2/226Poly相关设计规则示意图

2023/2/227编号描述尺寸目的与作用4.1接触孔大小2.0x2.0保证与铝布线的良好接触4.2接触孔间距2.0保证良好接触4.3多晶硅覆盖孔1.0防止漏电和短路4.4有源区覆盖孔1.5防止PN结漏电和短路4.5有源区孔到栅距离1.5防止源、漏区与栅短路4.6多晶硅孔到有源区距离1.5防止源、漏区与栅短路4.7金属覆盖孔1.0保证接触，防止断条

Contact相关的设计规则列表

2023/2/228contact设计规则示意图

2023/2/229编号描述尺寸目的与作用5.1金属宽度2.5保证铝线的良好电导5.2金属间距2.0防止铝条联条Metal相关的设计规则列表

2023/2/230Metal设计规则示意图

2023/2/231编号描述尺寸目的与作用6.1最小焊盘大小90封装、邦定需要6.2最小焊盘边间距80防止信号之间串绕6.3最小金属覆盖焊盘6.0保证良好接触6.4焊盘外到有源区最小距离25.0提高可靠性需要Pad相关的设计规则列表

2023/2/232Pad设计规则示意图

2023/2/233二、设计规则的描述自由格式：目前一般的MOSIC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。规整格式：其基本思想是由Mead提出的。在这类规则中，把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。2023/2/2341、宽度及间距：关于间距：

diff：两个扩散区之间的间距不仅取决于工艺上几何图形的分辨率，还取决于所形成的器件的物理参数。如果两个扩散区靠得太近，在工作时可能会连通，产生不希望出现的电流。2023/2/235

Poly-si：取决于工艺上几何图形的分辨率。

Al：铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。

diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。2023/2/2362、接触孔：孔的大小：22diff、poly的包孔：1孔间距：12023/2/2373、晶体管规则：多晶硅与扩散区最小间距：栅出头：2，否则会出现S、D短路的现象。扩散区出头：2，以保证S或D有一定的面积2023/2/2384、P阱规则：A1=4：最小P阱宽度A2=2/6：P阱间距，当两个P阱同电位时，A2=2

当两个P阱异电位时，A2=62023/2/239A3=3：P阱边沿与内部薄氧化区（有源区）的间距A4=5：P阱边沿与外部薄氧化区（有源区）的间距A5=8：P管薄氧化区与N管薄氧化区的间距2023/2/240电学设计规则电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据。2023/2/241设计规则实例下表给出一个单层金属布线的P阱硅栅CMOS工艺电学设计规则的主要项目。给出电学设计规则的参数名称以及其意义说明，根据具体工艺情况将给出具体的数值。2023/2/242电学设计规则描述2023/2/2432023/2/244与上述的几何设计规则一样，对于不同的工艺线和工艺流程，数据的多少将有所不同，对于不同的要求，数据的多少也会有所差别。如果用手工设计集成电路或单元（如标准单元库设计），几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。在VLSI设计中采用的是计算机辅助和自动设计技术，几何设计规则是设计系统生成版图和检查版图错误的依据，电学设计规则是设计系统预测电路性能（仿真）的依据。2023/2/245布线规则版图布局布线

布局就是将组成集成电路的各部分合理地布置在芯片上。

布线就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。

由于这些连线也要有一定的芯片面积，所以在布局时就要留下必要的布线通道。2023/2/246（1）电源线和地线应尽可能地避免用扩散区和多晶硅走线，特别是通过较大电流的那部分电源线和地线。（2）禁止在一条铝走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。（3）压点离开芯片内部图形的距离不应少于20μm，以避免芯片键合时，因应力而造成电路损坏。（4）布线层选择。

2023/2/2472023/2/248版图设计中提高可靠性的措施提高金属化层布线的可靠性

（1）大量的失效分析表明，因金属化层（目前一般是A1层）通过针孔和衬底短路，且A1膜布线开路造成的失效不可忽视，所以必须在设计布线时采取预防措施。例如尽量减少A1条覆盖面积，采用最短A1条，并尽量将A1条布在厚氧化层（厚氧化层寄生电容也小）上以减少针孔短路的可能。2023/2/249（2）

防止A1条开路的主要方法是尽少通过氧化层台阶。如果必须跨过台阶，则采取减少台阶高度和坡度的办法。例如对于厚氧化层上的引线孔做尺寸大小不同的两次光刻（先刻大孔，再刻小孔），以减小台阶坡度，如图所示。2023/2/250（3）为防止A1条电流密度过大造成的电迁移失效，要求设计时通过A1条的电流密度J＜2×105A/cm2（即2mA/μm2），A1条要有一定的宽度和厚度。（4）对多层金属布线，版图设计中布线层数及层与层之间通道应尽可能少。2023/2/251

版图设计应考虑热分布问题在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。

2023/2/252加强工艺监控其他措施合理布置电源接触孔，减小横向电流密度和横向电阻。②采用伪收集极。③采用保护环。④尽可能使P－阱和PMOS管的P＋区离得远一些。

2023/2/253

第五节版图描述语言CIFCIF是一种几何描述语言，它是美国加州理工学院中介形式的英文缩写：Caltech-IntermediateForm，是目前工业界广泛使用的一种标准数据格式。通过CIF解释程序在各种图形设备（绘图机、彩显）上输出版图，或者生成制版数据PG带去制版。下面简单介绍一下CIF的命令格式：

CIF文件由一组CIF命令组成，每条命令由分号隔开，每个文件的最后由结束命令结尾。2023/2/2542023/2/2551．掩膜层说明命令LCD；CMOS扩散层/薄氧层LCP；CMOS多晶硅层LCC；CMOS接触孔层LCM；CMOS第一层金属LCN；CMOS第二层金属LCS/CPP；CMOSP﹢掩膜LCW/CPW；CMOSP阱LCG；CMOS覆盖玻璃孔2023/2/2562．矩形命令

B长度宽度中心坐标方向；

B25608040；（图a）B25608040-2020；（图b）2023/2/2573．多边形

Px1y1x2y2x3y3……；坐标按左手域排列，如下左图。对于中孔图形如下右图。2023/2/2584．圆形

R直径圆心坐标；5.连线

W线宽x1y1x2y2x3y3……；

线宽相等，拐点坐标，线段两端点圆弧中心点坐标。2023/2/2596．结束命令E7.注释命令（……）8.图形符定义开始命令

DS编号ab；

图形放/缩比例：a/b倍。9．图形符定义结束命令

DF；2023/2/26010.图形符调用命令先定义，后调用，可以嵌套。n为图形编号，在DS中定义。

CnTxy；图形符从原点平移至x，yCnTMx；x方向镜象变换

CnTMy；y方向镜象变换

CnRxy；图形沿x轴旋转到指定方向

x，y表示方向坐标:（0，1）（1，0）（-1，0）（0，-1）2023/2/261第六节版图设计图例

参照上述的硅栅工艺设计规则，下图以反相器（不针对具体的器件尺寸）为例给出了对应版图设计中应该考虑的部分设计规则示意图。

对于版图设计初学者来说，第一次设计就能全面考虑各种设计规则是不可能的。为此，需要借助版图设计工具的在线DRC检查功能来及时发现存在的问题。2023/2/2622023/2/263反相器实例2023/2/264

第七节版图电学参数计算版图上的电学参数可以分为两大类：器件参数及寄生参数。下面简单介绍版图中常用的电学参数的估算方法。一、分布电阻一块宽度为W、厚度为T、长度为L的均匀导体的电阻，可以表示为：令：L=W，可得一正方形导体的电阻为：则：矩形导电层的电阻可简单地由方块电阻乘上导电层的长宽比：2023/2/265值得注意的两点是：1.方块电阻值与方块的大小无关。2.引入方块电阻后，各种材料的电阻值就可以表示成为与导体厚度无关的形式，而仅与导电材料的长度和宽度有关。2023/2/266典型的3m工艺的P阱CMOS工艺各导电层的方块电阻值，以下做几点说明:(1)N+扩散层的R一般要比P+扩散层的R小一些。(2)多晶硅的R和与扩散层的R都与掺杂浓度有很大关系。因此，不同的工艺，其值可能大为不同。(3)MOS管的V-I特性是非线性的，有时为了估算可将MOS管示为一个沟道电阻，只是它的阻值是由栅压控制的：2023/2/267K：可以看作是MOS管的沟道方块电阻，一般阻值在5000~30000Ω/范围内。ox：Sio2介电常数，tox：栅Sio2层厚度Vgs：栅源电压，Vt：MOS管开启电压：电子或空穴迁移率，对n管为n，p管为p，其值随温度变化很大。由于，np，所以p沟电阻约为n沟电阻的2.5倍。2023/2/268二、分布电阻的计算方法：1、当L»W时，可以近似为LL1，总电阻：R=R（L/W）+2Rcon其中Rcon为接触孔电阻。2、非矩形导体：（1）两边等宽的直角形：R=R1+Rconer+R2

=R（L1/W+1/2+L2/W）将拐角的电阻用1/2R来计算。2023/2/269（2）两边不等宽的直角形R=R1+Rconer+R2

Rconer=R1/W2=R)为：宽边比窄边R=R（L1/W1+L2/W2）2023/2/270三、分布电容平行板电容器的计算我们可以用下面的公式计算：其中：

0是真空介电常数，

ox是Sio2

tox是介质Sio2的厚度

A是平行板的面积令：C=表示方块电容，单位是F/则：C=CA2023/2/2711、器件电容器件电容大小可由C=CA计算。2、分布电容2023/2/272

分布电容一般是由连线引起的寄生电容。例如：金属与衬底、金属与多晶硅、金属与扩散区、不同层金属之间、同层金属之间、多晶硅与衬底等等都会形成寄生电容。这类寄生电容的计算也可以用简单的平行板电容器公式来估算。3、MOS器件电容

MOS器件本身存在两种电容：栅电容和扩散电容。（1）栅电容：Cg=CA2023/2/273平行板电容：Cg=CA源漏交叠电容：Cgs、Cgd总的栅电容应为：Cg=Cgb+Cgs+Cgd其中：Cgb本征电容

Cgs栅源交叠电容

Cgd栅漏交叠电容2023/2/274（2）扩散电容扩散电容主要是由源、漏扩散区与衬底或P阱之间形成的PN结电容。它由两部分组成：扩散区底面结电容和周边电容。Cd=Cja*（ab）+Cjp*（2a+2b）其中：Cja每平方m的结电容

Cjp每m的周边电容

a扩散区宽度

b扩散区长度2023/2/275第八节

版图验证

设计规则的验证（DRC）

设计规则的验证（DRC）由下述命令格式书写成检查文件：＜出错条件＞＜出错输出＞在运行过程中，如果所画版图出现符合＜出错条件＞的情形，则执行＜出错输出＞。则此出错条件是由设计人员按照设计规则编写的。在DRC执行过程中，计算机会自动对照查验