第3章主存储器

主存储器第

3

章3.1存储器概述3.2主存储器工作原理

3.2.1静态存储器

3.2.2动态存储器3.3主存储器的组成与控制3.4高速缓冲存储器

3.4.1Cache的工作原理

3.4.2Cache替换算法和更新策略了解存储器的分类掌握动态和静态存储器的工作原理掌握主存储器的3种扩展方法;掌握全局译码的连接方法和地址范围的确定掌握Cache的应用原理及替换策略教学要求第3.1节存储器概述3.1存储器概述一、存储器分类存储器主存储器

随机存储器(RAM)

只读存储器(ROM)

双极型半导体存储器

MOS存储器（静态、动态）可擦除可编程只读存储器EPROM，EEPROM掩膜型只读存储器MROM辅助存储器磁盘(软盘、硬盘、盘组)存储器磁带存储器光盘存储器缓冲存储器●按存储器在计算机系统中的作用分类：（1）高速缓冲存储器：

★cache是解决存取速度的重要方法;

★在CPU和主存中间设置高速缓冲存储器，

★构成高速缓存（cache）-主存层次，要求cache在速度上能跟得上CPU的要求。（2）内存储器：主存或内存

★它具有与CPU相匹配的存取速度，

★

CPU与主存可以直接交换数据。（3）外存储器：辅存或外存。位于主机之外，

★具有较大容量，存取速度相对较慢。

●按存取方式分类：

（1）随机存取存储器RAM:可随机读/写存储器中的任何存储单元的内容，且读写时间与存储单元的物理位置无关。（2）只读存储器ROM:ROM在制作时将信息写入，其后所存储的内容只能读出而不能写入。（3）顺序存取存储器SAM:SAM所存储的字或记录块按顺序存放和读出。信息记录格式以记录块（或数据块）为单位，加上间隔和标志区顺序排列若干记录块组成记录文件。（4）直接存取存储器DAM:DAM是在存取信息时先指向存储器中的一个小的区域（如磁盘上的一个磁道），然后再在这一小区内进行顺序检索。它是顺序存取和随机存取的结合。

●按存储介质分类：

（1）磁介质存储器:用磁性材料制造的存储器。如磁盘、磁带等。优点：存储容量大、成本低、存储信息不易丢失缺点：体积大、存取速度慢。（2）半导体存储器:用半导体器件组成的存储器。优点：集成度高、体积小、容量大、存取速度快。（3）光存储器:

由激光束在光盘的表面形成不同的刻痕而保存信息，读出时用激光束照射盘面，依靠盘面反射光强度的不同来读取信息。3.1存储器概述

●按信息的可保存性分类：

（1）易失性存储器:

断电后所存信息消失。半导体随机存储器RAM是易失性存储器。（2）非易失性存储器

:

断电后仍然可以保存原来存储的信息而不丢失。而磁带和磁盘等磁表面存储器，属非易失性存储器。3.1存储器概述

第3.2节存储器工作原理一、存储器的基本组成1.

内存储器的存储单元位:二进制数的最基本单位，也是存储器存储信息的最小单位。存储字:一个二进制数由若干位组成，当这个二进制数作为一个整体存入或取出时这个二进制数称为存储字。存储单元或内存单元:存放存储字的内存空间存储体:大量存储单元的集合构成在大多数计算机系统中，内存是以字节为单位编址的。3.2存储器工作原理

1.六管单元（1）组成T1、T3：MOS反相器Vcc触发器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制门管ZZ：字线，选择存储单元位线，完成读/写操作WWW、W：（2）定义“1”：T1导通，T2截止；“0”：T1截止，T2导通。

静态RAM

六管静态存储电路3.2存储器工作原理

Z:加高电平,T5,T6导通,选中该单元。（4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，称静态。VccT3T1T4T2T5T6ZW写入：写1:在W、W上分别加低高电平，

T1导通（充电）、T2截止（放电）写0：在W、W上分别加高低电平，

T2导通（充电）、T1截止（放电）读出：位线上加高电平若原存“1”，则T1导通，W线产生负脉冲。若原存“0”，则T2导通，W线产生负脉冲。Z：加低电平，T5、T6截止，该单元未选中，保持原状态。静态单元是非破坏性读出，读出后不需重写。W

静态RAM

六管静态存储电路++--字线位线写1:使位线为低电平，若CS上无电荷,则VDD向CS充电；若CS上有电荷,则CS无充放电动作。写0:使位线为高电平，若CS上无电荷,则CS无充放电动作，

若CS上有电荷,则CS把所存电放完。读操作:首先使位线充电至高电平,当字线来高电平后,T导通，①若CS上无电荷,则位线上无电位变化(读出为0)；

②

若CS上有电荷则会放电,并使位线电位由高变低，接在位线上的读出放大器会感知这种变化,读出为1。高，T导通，低，T截止。VDDCS柵极T源极漏极动态存储器读写原理充电放电通过电容CS有无存储电荷来区分信号0、1动态RAM单管动态存储电路

++--VDDCS字线位线T写1：使位线为低电平，高，T导通，低，T截止。低若CS上无电荷，则VDD向CS充电；把1信号写入了电容CS中。若CS上有电荷，则CS

的电荷不变，保持原记忆的1信号不变。单管动态存储电路

++--VDDCS字线位线T高，T导通，低，T截止。高写0：使位线为高电平，若CS上有电荷，则CS通过T放电；若CS上无电荷，则CS无充放电动作，保持原记忆的0信号不变。把0信号写入了电容CS中。当字线变高电平后，单管动态存储电路

在制作时不写入任何信息，但允许用户利用专门的设备（编程器）写入自己的程序，写入是一次性的。写入后，其内容将无法改变。

双极型PROM有两种结构:●

熔丝烧断型可编程的只读存储器（PROM）熔丝式PROM，用户编程时，靠专用写入电路产生脉冲电流，来烧断指定的熔丝，以达到写入“1”的目的。对PROM来讲，这个写入的过程称之为固化程序。这种ROM器件只能固化一次程序，数据写入后，就不能再改变了。位线字线vcc存储原理:(二极管破坏型PROM为例)出厂时，存储体中每条字线和位线的交叉处都是两个反向串联的二极管的PN结；字线与位线之间不导通，此时，存储器中所有的存储内容均为“1”。写入程序时，通过专门的写入电路，足够大的电流把要写“1”的那个存储位上的二极管击穿，造成这个PN结短路，只剩下顺向的二极管跨连字线和位线，这时，此位就意味着写入了“1”。读出的操作同掩模ROM。

●PN结击穿型可编程的只读存储器（PROM）A0A1…AN-1CSD0…DM-1RDWR2N＊M位存储器芯片的逻辑框图存储器的逻辑表示地址译码器的作用就是用来接受CPU送来的地址信号并对它进行译码，选择与此地址码相对应的存储单元，以便对该单元进行读／写操作。存储器地址译码有两种方式，通常称为单译码与双译码。

(1)单译码单译码方式又称字结构，适用于小容量存储器。

(2)双译码

在双译码结构中，将地址译码器分成两部分，即行译码器(又叫X译码器)和列译码器(又叫Y译码器)。X译码器输出行地址选择信号，Y译码器输出列地址选择信号。行列选择线交叉处即为所选中的内存单元，这种方式的特点是译码输出线较少。

译码电路

常用的译码电路3.2存储器工作原理

译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构3.2存储器工作原理

74LS138引脚74LS138经常用来作为存储器的译码电路。3.2存储器工作原理

74LS138的真值表G2AG2BG1CBAY7～Y0有效输出00100011111110Y000100111111101Y100101011111011Y200101111110111Y300110011101111Y400110111011111Y500111010111111Y600111101111111Y7其他值×××11111111无效第3.3节主存储器的组成与控制存储器的扩展方法

位扩展

字扩展

字位扩展译码方法

局部地址译码法

全局地址译码法本节教学内容主存储器的组成与控制

1个存储器的芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以需要在字向和位向进行扩充才能满足需要。基本概念：1）容量满足要求，需对数据位进行扩展。

【例】用2K*1位的芯片→2K*8位的系统2）数据位满足要求，需对地址空间进行扩展。

【例】用2K*8位的芯片→

8K*8位的系统3）数据位和地址空间均不能满足系统要求，

都需进行扩展。

【例】用2K*8位的芯片→

8K*16位的系统4）扩充芯片总数的计算方法：需要芯片数=位扩充数×字节扩充数位扩展字扩展字位扩展1.位扩展3.3主存储器的组成与控制位扩展:容量满足要求，需对数据位进行扩展。位扩展指的是用多个存储器器件对字长进行扩充扩展方法:位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端R／W相应并联；数据端分别引出。【例1】用64K*1位的芯片组成64K*8位的系统

字扩展:数据位满足要求，需对地址空间进行扩展。字扩展指的是增加存储器中字的数量。扩展方法:将各芯片的地址线、数据线、读写控制线相应并联；由片选信号来区分各芯片的地址范围。动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。2.字扩展3.3主存储器的组成与控制所需芯片数量=64K*8位16K*8位=4*1=4片【例2】16K*8位静态芯片组成64K*8位存储器2:4最低地址最高地址C000FFFF00,0000,0000,000011,1111,1111,111111114最低地址最高地址8000BFFF00,0000,0000,000011,1111,1111,111110103最低地址最高地址40007FFF00,0000,0000,000011,1111,1111,111101012最低地址最高地址00003FFF00,0000,0000,000011,1111,1111,111100001说明总地址片内A13A12……..A1A0选片A15A14地址片号地址空间分配表3.3主存储器的组成与控制3.字位扩展字位扩展:

数据位和地址空间均不能满足系统要求，都需进行扩展。扩展方法:

先位扩展，再字扩展；

位扩展先确定每组芯片的数量，该组芯片具有整个

M要求的位数；字扩展确定所需芯片的组数；位扩展和字扩展时应遵循各自的连接规则3.3主存储器的组成与控制所需芯片数量=4K*8位1K*4位=4*2=8片【例3】利用2114芯片（1K*4位）组成4K*8位存储器字扩展位扩展地址范围的确定组数A11A10A9A8A7A6A5A4A3A2A1A01000…10..10…10..10…10..10…10..10…10..12010…10..10…10..10…10..10…10..10…10..13100…10..10…10..10…10..10…10..10…10..14110…10..10…10..10…10..10…10..10…10..1地址范围000H-3FFH400H-7FFH800H-BFFHC00H-FFFH3.3主存储器的组成与控制主要有以下三部分连接：

1）地址线的连接

2）数据线的连接

3）控制线的连接在连接中要考虑的问题有以下几个方面：1）CPU总线的负载：

CPU自已能带一个TTL负载，大系统要加上缓冲器。2）CPU的时序和存储器的存取速度之间的配合问题是否需要TW3）存储器的地址分配和选片问题：内存分为RAM、ROM，RAM又分为数据区、程序区，各个部分如何区分4）控制信号的连接：RD，WR，IO/M如何配合控制芯片内存和CPU之间的连接3.3主存储器的组成与控制一片存储芯片的容量有限，因此存储器往往由许多存储芯片组成，各存储芯片是否被选中，被选中的芯片的某个单元是否被选中，由“片选”和“字选”信号决定。

片选：CPU访问内存时，选中的构成一个字节所必须访问的存储芯片的信号。

字选：对被选中的存储芯片，选中其中的某个存储单元，以便进行数据的存取。因此，对地址的译码分为：高位地址参加片选（片外寻址）低位地址参加字选（片内寻址）3.3主存储器的组成与控制内存和CPU之间的连接片选信号的产生产生片选信号有两种方法：线选法和译码法。

译码法分为全局地址译码法和局部地址译码法用高位地址线直接作为存储芯片的片选信号，每一根地址线的两种状态选通二组芯片。它通常用于所用存储芯片数量不多，而CPU寻址空间远远大于存储器实际容量的情况。线选法，使存储器的地址存在间断现象和地址重叠现象。3.3主存储器的组成与控制线选法【例】用2114芯片(1K*4位)组成4K*8位的RAM系统（1）计算出所需的芯片数（2）构成数据总线所需的位数和系统所需的容量（3）控制线，数据线，地址线的连接：线选方式局部译码选择方式全局译码选择方式（1）所需芯片数量＝4K*8位1K*4位＝4*2=8片字扩展位扩展A15～

A14A13A12A11A10A9～A0CPUD7～D0WE

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D01、线选方式①②③④线选方式地址分布A15A14

A13A12A11A10A9…A0地址分布0011100…01…1第一组：3800H~3BFFH0011010…01…1第二组：3400H~07FFH0010110…01…1第三组：2C00H~2FFFH0001110…01…1第四组：1C00H~1FFFH线选法特点：1）线路简单，节省译码器；

2）易产生地址冲突和地址重叠；

3）适合只有2组芯片的系统；3.3主存储器的组成与控制高位地址线（空闲地址线）中的一部分用来参加译码，产生片选信号。用于不需全部地址空间的寻址能力，但采用线选法地址线又不够的情况。存储器的地址存在间断现象和地址重叠现象。局部地址译码法译码法分为：局部地址译码法和全局地址译码法【例】用2114芯片(1K*4位)组成4K*8位的RAM系统A15：A12A11A10A9～A0CPUD7～D0WE

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D02、局部地址译码2:4译码器①②③④局部译码地址分布A15A14A13A12A11A10A9…A0

000…01…1

010…01…1

100…01…1

110…01…1局部译码特点：易产生地址重叠

【例】无论A15A14A13A12为何值，均可选中M中的一个单元

…..M0000H1000H2000HF000H3.3主存储器的组成与控制用全部的高位地址线（空闲的地址线）通过译码器编码产生片选信号。存储器的地址是连续且惟一的，无地址间断现象和地址重叠现象。全局地址译码法译码法分为局部地址译码法和全局地址译码法3.3主存储器的组成与控制【例】用2114芯片(1K*4位)组成4K*8位的RAM系统

A15～A10A9～A0CPUD7～D0WE

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D0

A9～A0CS

2114WED7～D0

A9～A0CS

2114WED3～D03、全局地址译码6:64译码器①②③④全局地址译码的地址分配A15A14A13A12A11A10A9…A0地址分配第一组

0000H~03FFH0000000…01…1第二组0400H~07FFH第三组

0800H~0BFFH第四组0C00H~0FFFH全局译码特点：1）每个单元的地址是唯一的2）各芯片组之间不存在地址重叠和地址冲突问题3.3主存储器的组成与控制0000010…01…10000100…01…10000110…01…1第3.4节Cache高速缓冲存储器Cache高速缓冲存储器3.4.1高速缓存工作原理●程序访问的局部性时间局部性:在一小段时间内，最近被访问过的程序和数据很可能再次被访问；

空间局部性:

这些最近被访问过的程序和数据，往往集中在一小片存储区域中；

指