微机原理第六章

第5章半导体存储器5.1存储器概述

5.2随机存储器（RAM）5.3只读存储器（ROM）5.4存储器连接与扩展

5.1存储器概述作用：存放待加工的原始数据和中间计算结果以及系统或用户程序等。

第5章半导体存储器内存（RAM+ROM）：（半导体存储器，本章内容)

磁盘软盘：普通1.44M

硬盘：从10MB~几十GB

光盘CD、DVD

(650MB、4.7GB）外存磁光盘MO：高密度、大容量、快速、“无限次”擦写、寿命长、可靠性高、抗干扰强、性价比高（1.3GB~几个GB）存储器

e盘（基于USB接口的电子盘等）存储器分类1.按内存储器与外存储器来分类第5章半导体存储器2.按存储载体材料分类半导体材料—半导体存储器：TTL型、MOS型、ECL型、I2L型等；磁性材料—磁带存储器、软磁盘存储器和硬磁盘存储器等；光介质材料—CD-ROM、DVD等。3.按存储器的功能来分类

按存储器与CPU的关系分类

控制存储器CM、主存储器MM、高速缓冲存储器Cache、

外存储器EM；按存储器的读写功能分类读写存储器RWM、只读存储器ROM；按数据存储单元的寻址方式分类

随机存取存储器RAM、顺序存取存储器SAM、直接存取存储器DAM；按半导体器件原理分类

晶体管逻辑存储器TTL、发射极耦合存储器ECL、单极性器件存储器MOS；第5章半导体存储器按存储原理分类随机存取存储器RAM、只读存储器ROM；按数据传送方式分类

并行存储器PM、串行存储器SM；

2.最大存取时间：——访问一次存储器（对指定单元写入或读出）所需要的时间，这个时间的上限值即最大存取时间，一般为十几ns到几百ns。

从CPU给出有效的存储器地址到存储器输出有效数据所需要的时间1.容量：指一个存储器芯片能存储的二进制信息。

存储器芯片容量=存储单元数×每单元的数据位数例：6264

8KB=8K×8bit

61162KB=2K×8bit

1字节=8bit；1KB=210字节=1024字节；1MB=210KB=1024KB；1GB=210MB=1024MB；1TB=210GB=1024GB。5.1.1

半导体存储器的性能指标3.其他指标：功耗，工作电源，可靠性，集成度，价格等。半导体存储器（Memory）随机存取存储器（RAM）只读存储器（ROM）

静态RAM（SRAM）常用于Cache

动态RAM（DRAM）常用于内存条掩膜ROM可编程ROM（PROM）紫外线可擦除的PROM（EPROM）电可擦除的PROM（EEPROM）快擦写存储器（FlashMemory）5.1.2

半导体存储器的分类

从应用角度可分为两大类：

RAM具有易失性，可读，可写，常用于存放数据、中间结果等。ROM在程序执行时只能读不能写。常用于存放程序或不易变的数据。掩膜ROM不可改写。可编程PROM、EPROM、E2PROM及FLASH在一定条件下可改写。第5章半导体存储器一、RAM原理构成存储体（R-S触发器构成的存储矩阵）外围电路译码电路、缓冲器I/O控制电路

5.2随机存取存储器(RAM)第5章半导体存储器5.2.1

静态RAM（SRAM）地址译码器存储矩阵数据缓冲器012n-101m……控制逻辑…CSR/Wn位地址m位数据存储芯片内部构成示意图第5章半导体存储器地址译码器：接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址。控制逻辑电路：

接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。数据缓冲器：

寄存来自CPU的写入数据或从存储体内读出的数据。存储体：

存储体是存储芯片的主体，由基本存储元按照一定的排列规律构成。第5章半导体存储器1.存储体

一个基本存储电路能存储1位2#数。

（1）T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。（2）如O1点为数据Q，则O2点为数据/Q。（3）行选择线有效（高电平）时，O1、O2处的数据信息通过门控管T5和T6送至T7和T8

。（4）列选择线有效（高电平）时，T7和T8处的数据信息通过门控管T7和T8送至芯片C的引脚，读控制线有效则输出至数据线。2.外围电路（1）地址译码器——对外部地址信号译码，用以选择要访问的单元。

第5章半导体存储器①单地址译码（右图1）：

译码器为10:1024，译码输出线210＝1024根。

引线太多，制造困难。若要构成1K×1b个存储单元，需10根地址线，1根数据线。②双地址译码（右图2）

：

有X、Y两个译码器，每个有10/2个输入，210/2个输出，共输出210/2×210/2=210（1024）个状态，而输出线只有2×210/2根。

两个5:32译码器组成行列形式选中单元，大大减少引线。第5章半导体存储器存储体I/O缓冲

X译码Y译码存储器控制逻辑A0A1AP-1APAP+1…AKD0D1DN-1R/WCERAM基本结构框图（2）I/O控制电路ii.接收R/W信号0写有效1读有效i.接收片选信号（CE或CS）0选中芯片1未选中例：一片62256为32K*8的RAM

地址线15根，数据线8根，

RAM的控制信号为3根（WE,OE,CE）。常用RAM有：

61166264

62256低功耗CMOSSRAM，容量8K×8bit；DIP封装，单一5V电源供电。28PIN，输入输出电平与TTL兼容。最大存储时间70～120ns。第5章半导体存储器1.引脚及其含义二、典型芯片HM6264BL

Din写×010

Dout读0110高阻输出禁止1110高阻低功耗××0×高阻低功耗×××1I/O信号工作方式

OE

WE

CS2

CS1

表5-1HM6242BL工作方式第5章半导体存储器表5-1为HM6264BL工作方式真值表（功能表）。2.工作方式第5章半导体存储器6264SRAM与CPU的连接

8086CPUWRRD6264WEOE3.读写周期时序读出时间tAA

：最大70ns，从地址有效到RAM数据线上出现稳定数据的时间。是RAM读操作速度快慢的主要指标。读周期tRC：70ns（mim），表示连续操作允许最小时间。它总是大于或等于读出时间。正确读数：地址有效经tAA后，且片选信号有效经tCO

及tOE后才能收到数据。第5章半导体存储器（1）读周期读周期时序第5章半导体存储器

写周期时序

要实现写操作必须要CS1、CS2和WE都有效。但在地址改变期间，WE必须为高，以防止地址变化期间可能有误码写入，破坏内存数据。为此，WE必须在地址有效以后经过一段时间才有效，使地址信号足够稳定。注意：（2）写周期twc（定义同读周期）在地址给定且WE有效一段时间后，才可写入数据。（一）6225662256是32K*8的CMOS静态RAM

补充：典型存储器芯片和译码器芯片第5章半导体存储器62256工作表（二）3-8译码器74LS13874LS138引脚功能（1）片选信号：G1•G2A•G2B（2）CBA译码Y0到Y7有效5.2.2动态RAM（DRAM）一、单管动态基本存储电路（1或0由电容C上有无电荷决定）

①

设

T1导通时（字选线＝1），将D＝1写入，则C上有电荷。

②字选线撤消，T1截止。

③

T1导通（字选线＝1）才能读。

读时：D本为0，CD无电荷。导通时C上电荷转移到CD

上，所以D为1；

若C上原无电荷，则D为0；第5章半导体存储器电容C通常小于数据线上的分布电容CD，每个数据读出后，C上的电荷经CD释放，信息被破坏。所以需要刷新——周期性不断充电。刷新时间2ms—8ms。（刷新即在数据线上加电压，给C充电，然后关断T。）字选线“1”数据线D”1”CDES(－)ES(－)CT1SDGμPD424256的容量是256K×4，片内需log2256K=18个地址信号，外接9根地址线，由内部多路开关将外部18根地址线分两次送入。一、基于预测技术的DRAM

二、同步DRAM—SDRAM

三、基于协议的DRDRAM——DirectRambusDRAM

5.2.4高集成度RAM（IRAM）

——又称为RAM条，将多片DRAM芯片装配在印刷电路板上，直接插在微机内MEM插座上。特点：动态刷新电路集成在片内，克服了DRAM需外接刷新电路的缺点，从而兼有动、静RAM的优点。

第5章半导体存储器动、静RAM比较：动：容量大，速度慢，功耗低，刷新电路复杂。静：容量小，速度快，功耗大，无刷新电路。二、典型芯片uPD4242565.2.3高速RAM（由DRAM进行改进，因RAM价格高）第5章半导体存储器主要产品有:Intel2186、2187（8K×8位)。封装形式有：SIMM（SingleIn-lineMemoryModle)单边沿连接插脚 DIMM（DualIn-lineMemorymodle)双边沿连接插脚

5.3只读存储器（ROM）

掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。掩膜ROM以有/无跨接管子来区分0/1信息：有为0，无（被光刻而去掉）为1。5.3.1掩膜ROM和PROM一、掩膜ROM（ReadOnlyMemory）位线字线

D3D2D1D0单元01010单元11101单元20101单元30110典型的PROM基本存储电路如下图所示。芯片出厂时，开关管T1与位线（数据线）之间以熔丝相连。用户可对其进行一次性编程（熔断或保留熔丝以区分“1/0”）：

当加入写脉冲，某些存储单元熔丝熔断，信息永久写入，不可再次改写。PROM基本存储电路第5章半导体存储器二、PROM（ProgrammableROM）PROM的写入要由专用的电路（大电流、高电压）和程序完成。第5章半导体存储器5.3.2可擦除的PROM

一、EPROM（紫外线可擦除）

1.基本存储电路（1）由浮栅雪崩注入的FAMOS器件构成。（2）当浮栅有足够的电荷积累时，记录的信息为0，没有一定的电荷积累时，信息为1。（3）用户可以多次编程。编程加写脉冲后，某些存储单元的PN结表面形成浮动栅，阻挡通路，实现信息写入。（4）用紫外线照射可驱散浮动栅（浮栅上的电荷形成光电流泄漏），原有信息全部擦除（擦除后内容全为“1”），便可再次改写。GSD第5章半导体存储器通常可互换。引脚OE，CE都为0时，D0～D7端可读到数据。Vpp=12.5V或更高时，可写入，有专用写入器。2.典型芯片（27系列）27162K×8bit27324K×8bit

2751264K×8bit如：27256为32K×8EPROM二、EEPROM

特点：

1.在线改写，简单，在单一5V电源下即可完成。2.擦除与写入同步，约10ms。有些E2PROM设有写入结束标志以供查询或申请中断。3.一般为并行总线传输，如：2864，引脚与2764完全兼容，最大存取时间200ns，编程与工作电压均为5V。

4.具备RAM、ROM的优点,但写入时间较长。第5章半导体存储器

三、OTPROM（OneTimePROM）

除了没有擦除窗口，其他工艺与EPROM完全相同。可用普通编程器对其编程（只能一次）。

四、快擦写存储器（Flashmemory)

类似EEPROM。它采用一种非挥发性存储技术，即掉电后数据信息可以长期保存

。又能在线擦除和重写，擦除的是整个存储器阵列或者是一个大的存储单元块，而不是一个字节一个字节的擦除。需几秒钟时间，但擦除次数有限。

产品型号有：28F25632K×8bit 29010 128K×8bit

5.4存储器连接与扩充需考虑的问题

①总线连接（AB、CB、DB）

②时序配合③驱动能力

若用存贮芯片构成存贮系统，或对已有的存贮系统进行容量扩充时，需要通过总线将RAM、ROM芯片同CPU连接起来，并使之协调工作。5.4.1存储器芯片选择第5章半导体存贮器一、类型选择RAM——存储用户的调试程序、程序的中间运算结果及掉电时无需保护的I/O数据及参数等。①SRAM—与CPU连接简单，无需接口电路，在小型系统中、智能仪表中采用。②

DRAM—集成度高，但需刷新电路，与CPU的接口复杂，仅在需要较大存贮容量的计算机产品中应用。ROM——具有非易失性。

①

EPROM——

存放系统（监控）程序，无需在线修改的参数。②

E2PROM——数据、参数等有掉电保护要求的数据。

特别：利用后备电源，配合掉电保护电路，也可以保证静态

RAM在掉电后数据不丢失。第5章半导体存贮器

在第二章的CPU时序介绍中了解到：CPU进行读操作时，什么时候送地址信号,什么时候从数据线上读数据,其时序是固定的。从T1状态开始到地址信号有效：TCLAVmax=110ns（地址有效延迟）

对MEM，从外部输入地址信号有效，到把内部数据送至数据总线上的时序也是固定的，由存储器的内部结构和制造工艺决定。6264读取时间tAAmax＝70ns

二、存储器芯片与CPU的时序配合 ——MEM与CPU工作速度的匹配问题。8088读周期时序（4.77MHz时）

所以，从T1状态开始到6264中指定单元读出信息到数据总线上的时间为：

TCLAVmax＋tAAmax＝110ns＋70ns＝180nsCPU-从T1状态开始到地址信号有效：TCLAVmax=110ns（地址有效延迟）8088读周期时序（4.77MHz时）6264读周期时序MEM：

6264读取时间tAAmax=70ns第5章半导体存贮器第5章半导体存贮器CPU在T3的下跳沿（T3、T4交界处）采样数据总线以得到数据。为确保采样的数据是可靠的，则要求RAM输出到总线上的数据比T3后沿提前TDVCL时间已稳定。

即：3T-TDVCL=3×200ns-30ns=570ns

570ns＞180ns

所以，对于6264来说，能与CPU在时序上很好地配合。若不能很好地配合，需要在T3~T4间插入Tw。

当CPU与MEM连接时，两者时序要配合。

即，当CPU发出读数据信号的时侯，存储器已把数据输出并稳定在数据总线上，这时CPU才能读到数据。

前已述及——从T1状态开始到6264中指定单元读出信息到数据总线上的时间为：

TCLAVmax＋tAAmax＝110ns＋70ns＝180ns

通常，为简化外围电路及充分发挥CPU的工作速度，应尽可能选择与CPU时序相匹配的芯片。5.4.2存储器容量扩充

当单片存储器芯片的容量不能满足系统容量要求时，可多片组合以扩充位数或存贮单元数。本节以RAM扩充为例，ROM的处理方法与之相同。第5章半导体存贮器=2（片）

一、位数扩充

例：用8K×8bit的6264扩充形成8K×16bit的芯片组，所需芯片：

8K×16bit8K×8bit

方法——两个芯片的地址线、片选信号及读/写控制线分别互连；两个芯片的数据线各自独立，一片作低8位（D0~D7）,另一片作高8位（D8~D15）。

即，每个16位数据的高、低字节分别存于两个芯片，一次读/写操作同时访问两个芯片中的同地址单元。具体连接如右。第5章半导体存贮器

二、单元数扩充例：用8K×8bit的6264扩充形成32K×8bit的存储区,需要的8K×8

芯片数为：32K/8K=4（片）8K×8芯片A14A13A12～A0地址范围

0＃000…00至1…110000H—1FFFH

1＃010…00至1…112000H—3FFFH2＃100…00至1…114000H—5FFFH3＃110…00至1…116000H—7FFFH

连接时：⑴A0~A12，D7~D0，R/W等同名信号连接在一起。

⑵由于容量的扩充，增加了两位地址线，译码后产生4个片选信号，用于区分4个芯片。这样，32K的地址范围在4个芯片中的分配为：

称地址线A0～A12实现片内寻址，A13～A14实现片间寻址。第5章半导体存贮器

当单元数与位数都要扩充时，将以上两者结合起来。如：用8K×8芯片构成32K×16存储区，需要4×2个芯片。（1）先扩充位数，每2个芯片一组，构成4个8K×16芯片组；（2）再扩充单元数，将这4个芯片组组合成32K×16存储区。

扩充连接图

5.58086/8088与存储器连接1．全译码法——片内寻址未用的全部高位地址线都参加译码，译码输出作为片选信号，使得每个存贮器单元地址唯一。

译码电路比较复杂。一般用3-8译码器或可编程器件等实现。部分译码法——除片内寻址外的高位地址的一部分来译码产生片选信号（简单）线选法——用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。第5章半导体存贮器

设CPU引脚已经外围芯片（锁存器、驱动器），可以连接存贮器或I/O接口电路。以8088系统总线与SRAM连接为例，AB、CB、DB如何连？例：用4片6264构成32K×8的存贮区。片内地址连接A0~A12，高位地址线A19~A13译码后产生6264的片选信号。一般有三种译码方式：第5章半导体存贮器例：用4片6264构成32K×8的存贮区。1.全译码法——高位地址线A19~A13全部参加译码，产生6264的片选信号。注：MEMW=IO/M+WRMEMR=IO/M+RD

整个32K×8存储器的地址范围：00000H—07FFFH仅占用80881M容量的32K地址范围。全译码的优点地址唯一实现地址连续便于扩充第5章半导体存贮器２．部分译码法——除片内寻址外的高位地址的一部分来译码产生片选信号（简单）。缺点：地址重叠，每个地址有2（20~15）=25个重叠地址。令未用到的高位地址全为0，则称为基本存贮器地址。3．线选法

——用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。特点：①线选法也有地址重叠区。②地址不连续，但简单。芯片A19~A17A16~A13A12……A0地址范围0＃

000011100…0至11…10E000H~0FFFFH1＃

000101100…0至11…116000H~17FFFH2＃

000110100…0至11…11A000H~1BFFFH3＃

000111000…0至11…11C000H~1DFFFH第5章