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74HC13874HC138 38译可接3位二进制地址输入（A0A1A3），并当使能时，提8个互斥的低有效输出（Y0Y7）。74HC1383个使能输入端：两个低有效（E1E2）效（E3）。E1E2置低E3置高，否74HC138将保持所474HC1381个反相器，即可轻松实现并行扩展，组1-32（532线）74HC138亦可充当一8输出多路分配器，未使用的使能输入绑3874HC238逻辑功能一致，只不74HC138为反相输出。

74HC138参74HC138基本参数 +/-5.2 1274HC138其他特 74HC138封装与引脚SO16,SSOP16,DIP16,路分配JEDEC标准no.7A储 -40～+85-40～+12574HC165基本74HC165基本参74HC165参 标准o.7A。74HC165引脚兼容低功

74HC165是8位并 或串行输入移位寄存器，可在末级得到互斥的串行输出（Q7和Q7），当并 74HC165封装与 5674HC165封装与 56 低功耗或电池供电应74HC165其他特PL为高时，数据将DS输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位（Q0Q1Q2，等等）。利用只要把Q7输出绑定到下一级的DS输入，即可实现并转串扩展。74HC165的时钟输入是一个“门控或”结构，允许其中一个输入端作为低有效时钟使能（CE）输入。CPCE的引脚分配是独立防止数据在PL的活动状态发生位移。C165特8位并步串行SD保护-40～+85-40～+125

+/-5.2 16SO16,SSOP16,DIP16,74HC164参74HC16474HC164参74HC164基本参+/-5.21274HC164其他特78 系列 标准o.7A74HC164封装与 低功耗或电池供电应74HC164封装与 低功耗或电池供电应在时钟脉冲（CP）的每个上升沿，数据将向右移动一位，并输入至Q0，Q0C164

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