电工与电子技术下课件

电机系概PLD的逻辑图表示方各种PLD的结构特点和应PLD的编程方ABEL语言VHDL语言实验内电机 (17-概

PLD类 EPROM(Erasable bleROM)：不可编“与”阵列和可编程的“或”阵列EEPROM(ElectronicErasableProgr bleROM)：PAL bleArrayLogic)可编程阵列GAL（GenericArrayLogic）通用阵列CPLD（ComplexProgr FPGA（FieldProgr 电机 (17-PLD— bleLogic电机 (17-PLD的逻辑图表示方PLD统的画法有所不同。PLD的中连线的表示固定连 编程连 不连电机 (17-1PLD的中常用的逻辑符11输 1缓冲 &A &与或

ABC YA

B YY&Y&Y电机 (17-与或ABC或门画YYABBCCD与门画电机 (17-门电路符号对照中国符符与&或非1与中国符符与&或非1与&或异电机 (17-固定连可编程（可多次电固定连可编程（可多次电擦除阵列结构：均为AND逻辑阵列+OR逻辑阵列各种PLD的不同之处：阵列的连接方式和输入输出类AND类ANDORD可编程 可编程）可编程 ） 可编程可编程）可编程）88可编程（可多次电擦除可编程（可多次电擦除8电机 (17-PROM的电路结构及应用举输入

电机

输出

(17-特点 (1)每一个与门的输出对(2)或门采用编程的方式使用方法(1)将逻辑关系用最小项(2)编程，在PROM上将电机

(17-例17.3.1：用PROM实现三人投真值

ABABCYN00001001010100ABCYN0000100101010010111010001101101101011110NABCABCABCABC 电机 (17-PROM的缺PROM输入地址线较多，容量也较实际使用时，一般组合逻辑函数的最小项不超过4个，使得POM的面积利用率不高，功耗增加。解决方法：将与阵列也设计成可编程形式来实组合逻辑——可编程逻辑阵列（ ）。电机 (17-的电路结构及应用举输

编程单电机

输

(17- 使用方法 电机 (17-例17.3.2： 实现三人投票表决电路真值ABCYN0000100101010010111010001101101101011110YABBC

ABC NABBCAC电机 (17-例17.3.3： 实现3-8 输000001111

Y0A2A1Y1

Y7A21电机 (17-Y0A2A1

Y1A2Y7

A1 电机 (17-例17.3.4：和D触发器组成的同步时序电路如图所DDD0Q0Q1Q0D1Q1Q0Q1Q0D2Q2Q0DDDD电机 (17- 状Q2Q0Q1Q0Q010001011010701010110 电机

(17-的优点 的缺点 性能价格比更加良好的器件：PAL、GAL电机 (17-PAL的电路结构及应用举PAL：可编程阵列一、PAL基本电路结逻辑阵列：一个可编程的与逻辑（AD）和一个固定的或逻辑（OR）阵列。可编程I/O输出寄存器型输出

合逻辑序逻辑电机 (17-输出基本门阵列结构 特点或门固定连接，将 应的与项相或使用方法对与项编电机 (17-例17.3.5：用GAL实现三人投票表决电真值ABCYN0000100101010010111010001101101101011110YABBCNABBCAC

YN电机 (17- YYNN电机 (17-寄存器输出结构

序逻辑电 Q8输入8 Q电机

(17-例17.3.6：分析图中由寄存器输出型PAL组成的电S SQBQBQA

Qn1QnSQn Q Qn1( Qn

QnQn B BQ电机

OE输出

(17-S=0时，QA、QB均保S=1Qn1

Qn1QnQnQQn1QnSQnAAAQn1(QnQnQnQn)SQnB ABB QBQA状态转换 0001 电机 (17-二、PAL的特(1) 极性熔丝工艺的PAL只能一次编程 电机 (17-GAL的内部结构及GAL：通用阵列一、PAL和GAL的基本电路结GALPA的基本电路结构形式相同：可编程的与逻辑AN）或逻辑（OR）GAL的输出端采用了可编程输出逻辑宏单元”OLMC（OutputLogicMacoCel），其输出状态可由用户定义，一片GAL器件可以实现各种输出结构PA器件的逻辑功能，给电路设计带来极大的方便。电机 (17-电机 (17-31)

VCCI/O7VCCI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I0/CLK 1

1脚时钟，也可定义为第11管脚为输出使能，也可定义为12-19电机 (17-二、GAL的特输出逻辑宏单元使其具有较高的通用 采用高性能的S工艺，具有高速、低耗 所有输出宏单元中D钟，故GAL GAL器件规模小，达不到单片内集成一个数字系统的要求。 电机 (17-*17.3.5CPLD（ComplexProgramableLogicDevice）：FPGA（FieldProgramableGateArray）：现场 的原理和内部结构略有不同，制作工艺不电机 (17-FPGA/CPLD在系统可编程器件：编程控制电路和编程所需的高压脉冲电路均集成在 内，使用时直接烧程序三个主要组成部

输出或双向等几种工逻辑阵列块：LAB（LogicArrayI/O单元：IOE（I/OIR（Interconnect电机 (17-FPGA/CPLDCPLDE2PROM或FLASH工艺；其中集成为在系统可编程器件。掉电后程序不 FPGA：采用SRAM工艺，可集成几百万门电理论上擦写100 中，然后才能电机 (17- 公司：统称CPLD。两个系MAX系列：基于乘积项技术，E2PROM 电机 (17-一、 公司的MAX7000系列EPM7032的结

宏单元的结GAL相似电机 (17- 电机 (17-二、 公司的灵活逻辑单元阵列结构

IOE………………

……

行线和列（快速互连通道 逻辑阵列块（LogicArrayBlockLAB

LE（Logic

IOE电机 (17- 公司FLEX10K系列CPLD的LE DDClear&每个每个LE含有一个4输入组合逻辑函数的查找表（LUT），能快电机 (17-DClear&DClear&如果需要LE 接到快速互连 ( 道， 接到LAB的局部互连通道 (PLD的编程方PL程器等全线产品。类开发系编程PC+编程软件+编程PC+编程软件+编程度PC+编程软VerilogHDL）、逻辑电PC+编程 电机 (17-设计项目项目波形编辑设计项目项目波形编辑信息处理逻综合和层次显器件编时间分析文本编辑文本编辑图形编辑编译网表提取数据建库网表编辑适配波波形仿真编程文本编辑器可以用VHDL、VerilogHDL或AHDL输入程电机 (17-图形编辑器以逻辑电路图由图元构成）的方式输入电路。在 下有4个 分别存放4个元件库发器、缓冲入/输出引源、地等；mf（macrofunction）：主要放置74系列器件mega-lpm（LibraryofParameterizedModules）：要放置参数化宏功能edif：主要放置工业标准器用户还可以建立自己的元件电机 (17-硬件描述(HardwareDescriptionLanguage，IEEEIEEE标准的VHDL（VeryHighSpeedIntegratedCircuitsHDL）VerilogHDL：Verilog-Cadence（公司名）HDLCPLDCPLD生产厂家针对自己产品的HDL， （公司随着随着CPLD的发展，HDL语言也在不断系统级、行为级硬件描述语言如：SuperlogSystemC、电机 (17-图形输入法和文本输入法比逻辑电路图是对所设计电路具体电路结构的描述。硬件描述语(HardwareDescriptionLanguage，HDL)通过语句来描述电路要实现的功能，不涉及设计复杂的数字系统、设 离不开文本输入法电机 (17-ABELHDL语言简GAL采用ABELHDL编程语言。(AdvancedBooleanExpressionlanguage)运算优先功!1非&2与#3或$4运算优先功!1非&2与#3或$4异=赋相等不相等比功举+算术C=A*算术/算术左右电机编程所用的关键关键 模块的开始，与End模块的说明模块的名称（可省略表明与器件相关的方程式的说明器件I/O说明输出信号测试向量的真值表的Whenthen当……就……否则Ifthen如果……就……否则电机 (17-ABCYN000010010101001ABCYN0000100101010010111010001101101101011110

VCCI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I0/CLK 1YABBCNABBCAC电机 (17-源文 ModuleA,B,CpinY,N,pinTest_vectors电机 (17-VHDL语言简VHDL的程序结库程序包使用电机 (17-]]……end实体名end电机 (17-系统库：是VHDL语言本身预定义的库，包括stdwork库，使用时不必显式表示，可以直接调library库名例如：libraryuse库名.包名. use电机 (17-实体描 ]]）;endentity实体名;endarchitecture std_logic_vectors(mdownton： 逻辑向量constant:常数电机 (17-结构体描可以有多个结构。 信号、变量、常数、元件、函数等对象的说明。语句 endarchitecture电机 (17-VHDLVHDL的运算类拼 * **modremabsnotandornandnorxor=<>>=&（可以把两个信号拼接成一个新信号。例：x(3downto2x(1&x(0endarchitecture电机 (17-VHDL的功能描述语两类：并行语句和顺序语句并行语句的执行与语句位置的先后无顺序语句为在某些条件满足时执行的语句顺序语句必须包含在进程电机 (17-一、并行语基本赋值语类格变量名:=表达式条件表达式1when逻辑表达式1表达式2when逻辑表达式2…表达式nwhen逻辑表达式n选择信with信号值1when表达式信号值2when表达式…信号值nwhen电机 (17-例17.4.1：两输入与门电路的VHDLlibraryuseentityand2generic(rised:time:=falld:time:port(a1:instd_logic;a2:instd_logic;f:outendarchitecturebehaviorofand2f<=a1anda2afterend电机 (17-例17.4.2：三人投票表决电路的VHDL代码Libraryuseentitymajority_voter3port(SW:instd_logic_vector(3downto1);L:outstd_logic_vector(2downto1));--*****L1:pass(greenLED) L2:fail(redLED)endmajority_voter3;architecturebehaviorofmajority_voter3withSWL<="10"when"10"when"10"when"10"when"01"whenend电机 (17-元件例化语

相当于子程元 语句的格式例17.5.3c

…信号名信号类型endcomponent实体名电机 (17-libraryuseentityhalf_adderisport(a,b:instd_logic;s,c0:outstd_logic);endhalf_adder;architectureh_adderofhalf_addersignalc,d:c<=aorb;d<=anandb;c0<=notd;s<=candd;end电机 (17-entityfull_adderport(3,y,cin:insum,carry:outstd_logic);endentityfull_adder;architecturestructoffulladderiscomponenthalf_adderport(a,b:componenthalf_adderport(a,b:instd_logic;s,c0:outendcomponentP1:half_adderportP2:half_adderportcarry<=L2orL3;endarchitecturestruct;电机 (17-进程语process(敏感信号表process(敏感信号表顺序end电机 (17-二、分支语语Ifcase语格if条件1elseif条件2then… 条件n顺序语句顺序语句endcase条件表when值1=>顺序语句；when值2=>顺序语…whenothers=>顺序语句；endcase;电机 (17-例17.4.4：分别用if和case语句描述二选一数据选ififsel=’1’thenendif;cbcasecaseselwhen0=>c<=a;when1=>c<=b;end二选一选电机 (17-

libraryuseentityffport(CLK:inD:inQ:outendarchitechurebhvofffissingalQ1:std_logic;ifCLK’eventandthenQ1endif;endprocess;end电机 (17-*三、循环语语whileloop语格[标号for循环变in循环endloop标号:];[标号whileendloop[标号:];*四、wait语waituntilwai