集成电子技术基础教程-第二篇第4章

第二篇数字电路和系统第四章集成触发器和时序逻辑电路第四章集成触发器和时序逻辑电路时序电路某时刻的输出状态不但与该时刻的输入取值有关，还与前一时刻的输出状态有关。显然，除X以外，其它量都与时钟CP有关，说明时序电路需要一个时钟脉冲信号来触发或协调工作。如果X=0，则Z=F1(Qn)，Di=F2(Qn)，电路的输出和记忆电路的输入仅由记忆电路的初态决定，这种电路有时称莫尔(Moore)型时序电路；否则，Z=F1(X,Qn)，电路的输出不仅与前一输出状态有关，还与输入状态有关，则称为米里(Mealy)型时序电路。不管是

Moore时序电路，还是Mealy时序电路，时序逻辑电路的基本单元是“触发器”。本章首先介绍各种触发器，然后介绍常见的时序电路，例如，数码寄存器、移位寄存器、计数器、顺序脉冲发生器、序列脉冲检测器等。第四章集成触发器和时序逻辑电路2.4.1基本触发器2.4.2时钟控制电平触发器2.4.3边沿触发器2.4.4二进制计数器2.4.5非二进制计数器2.4.6典型中规模集成计数器2.4.7寄存器和移位寄存器2.4.8用PLD器件设计时序逻辑电路2.4.1基本触发器触发器是构成时序电路的基本逻辑单元。基本触发器是能记忆1位二进制信息的电路，有三种基本电路。非门组成与非门组成或非门组成非门组成的基本触发器和相互交叉连接，所以两者一定为互补输出，=0时，=1。但是是0还是1，不能人为控制，是随机的。为了能实现寄存信息的控制，在电路中引入二个输入端和端。称复位(置0)称置位(置1)与非门组成的基本触发器Q变为1状态，Q变为0状态，状态不变，由原状态决定，称保持但当由时，触发器的状态具有随机性，实际使用时应避免，通常为禁用。Q=1，Q=1说明00禁用0101置0Reset1010置1Set11——保持Hold上述功能通常用真值表描述或非门组成的基本触发器说明00——保持Hold0110置1Set1001置0Reset11禁用基本RS触发器应用举例用基本RS触发器实现无弹跳开关电路波形2.4.2时钟控制电平触发器在时序逻辑电路中，一般要求用一个统一的时钟信号来协调整个电路的工作。有时钟信号时，电路的输出状态可能翻转，否则电路的输出状态就不变。简单地说，电路输出状态的改变与时钟信号出现是同步的，所以也称同步触发器。一、高电平触发的RS触发器也称RS锁存器在基本RS触发器的基础上增加了两个与非门，所以在输入的RS上没有非号和D下标。令CP作用之前的状态为初态(初始状态),记作；令CP作用之后的状态为次态(下一状态),记作。×11111禁用(约束)×01111010111000111111011101011110011000011异步置11×××01异步清00×××10说明触发器的真值表表示触发器的次态逻辑函数(特性方程)表示触发器的状态转换图表示它表示触发器从现态转换到次态时对输入端的要求。高电平触发RS触发器的逻辑符号二、高电平触发的D触发器在RS触发器的基础上增加一个反相器，就成为D触发器。原RS触发器的R端为，S端为D输入，代入特性方程后得：说明高电平触发的D触发器的次态与D端状态相同。所以又称D锁存器。逻辑符号D触发器的真值表1置11011置0000说明D三、电平触发触发器的特性及问题1动态特性动态特性是指输入信号、CP脉冲及状态翻转之间的时间关系。以RS触发器为例加以说明。设每个与非门的延迟时间为1tpd。置1置0异步置位对直接复位、置位端数据的时间要求：、>对RS端数据的时间要求：对CP高电平时间要求：CP脉冲出现到触发器翻转时间：Q由0→1所需时间：Q由1→0所需时间：当Q或一端稳定时，则当Q和两端都稳定时，则当Q或一端稳定时，则当Q和两端都稳定时，则在CP=1期间，RS的变化都会使触发器翻转。故RS端的数据变化必须在CP=0期间完成，才能保证电路状态正确翻转。2触发特点及存在问题在CP=1期间，非常容易接收干扰信号，说明抗干扰能力差。由于在CP=1期间存在空翻现象，因此不能实现计数功能(来一个CP脉冲，状态只翻一次)。2.4.3边沿触发器边沿触发器只有在CP脉冲的上升沿或下降沿时接收信号，并完成翻转，而与此时刻前后的输入状态无关。所以，触发器响应输入信号的时间极短，电路的可靠性高，抗干扰能力强。目前的触发器产品一般都采用该技术。一、上升沿触发的D触发器也叫正边沿触发器。电路由六个与非门组成，采用维持阻塞结构，能实现边沿触发的主要原因是电路中的四条反馈线。工作原理

CP=0时，由于G3=G4=1，触发器状态不可能改变，Hold。G6=D，G5=D。置0维持线置1阻塞线CP=0，Hold；CP，G4=0：

D=0a.Q=1，Q=0，Set0；由于G6的封锁，使G5=0，G3=1，从而阻塞了置1信号的产生，故①

’—置1阻塞线b.封锁了G6，从而保证了在CP=1期间，始终维持G4=0，进而保持Q=0，故①—置0维持线CP=0，Hold；CP，G3=0：

D=1a.Q=1，Q=0，Set1；由于G3=0，阻止了使G4=0、Q=0状态的出现，故②

’—置0阻塞线b.使G4、G5都被封锁，D信号的变化不能通过G4、G5，维持了“1”状态，故②—置1维持线置1维持线置0阻塞线置0维持线置1阻塞线置0阻塞线置1维持线维持阻塞型D触发器在CP=1期间，由于维持和阻塞作用，触发器状态不会改变。请注意上升沿触发的D触发器与高电平触发的D触发器之间逻辑符号的区别。逻辑符号D说明000Set01101Set11真值表高电平触发与正边沿触发的比较上升沿D触发器的动态特性输入信号建立时间

tset它表示D信号应比CP早到的最短时间，从图可见，该时间为：tset≥2tpd。输入信号保持时间

th它表示CP上升沿到达后，D信号应保留的时间。由图可见，该时间为；th≥1tpd。触发器翻转时间

tPLH和tPHL从CP脉冲上升沿到达后，Q端由低电平变为高电平的延迟时间（tPLH），或由高电平变低电平的延迟时间（tPHL）。CP脉冲的高低电平时间tCPH和tCPL从CP脉冲上升沿出现到Q和都稳定时所需的时间：tCPH≥3tpd，tCPL≥3tpd。为此，CP脉冲的最高工作频率为：二、下降沿触发的JK触发器该电路在CP脉冲下降沿期间接收JK信号并完成状态翻转，靠的是内部门电路延时时间差而实现的。G3、G4门的延时比G1、G2门长。CP=0时，G3、G4输出高电平，B、B'两组与门封锁，触发器的状态由A、A'两组与门互锁，状态不会改变。CP=1期间，由于B、B'与门其中的一个输入为高电平，所以触发器状态由B、B'与门互锁，状态不变。工作原理CP从0跳到1期间，触发器状态由原A、A'互锁转换到由B、B'互锁，触发器的状态也不变。CP由1跳变到0期间，因G3、G4门的延时比G1、G2门长，使状态还来不及改变，形成了图示等效电路，其中B、B'已被封锁。可见，电路是一个下降沿触发的触发器。由RS触发器的特性方程得：电路功能可从特性方程得到：0111翻转10111101置110010110置000101100保持0000说明KJJK触发器具备有四种功能，是一个全功能触发器。三、主从型触发器主从型触发器的翻转特点是分接收和翻转二个节拍动作。1CMOS主从D触发器RD、SD是直接置0和置1端。初态确定后，RD、SD都为低电平0。CP=1期间，TG1、TG4断开，TG2、TG3接通，主触发器封锁，状态保持不变；从触发器状态按主触发器状态翻转。CP=0期间，TG1、TG4接通，TG2、TG3断开，主触发器接收输入信息，从触发器状态不变。可见主从触发器的触发特点是上升沿触发。2.