数字逻辑课件第三章时序

刘军计算机与信息学院第三章时序逻辑第三章时序逻辑时序逻辑电路概述锁存器和触发器寄存器和移位寄存器计数器同步时序逻辑分析同步时序逻辑设计时序逻辑的特点任何时刻的输出取决于当前的输入信号电路原来的状态时序逻辑的应用计数器0101计数器Q3Q2Q1Q0x0000000100010010&≥110XFXFF=X时序逻辑电路概述时序电路：是指电路在任何时刻产生的稳定输出信号，不仅取决于该时刻电路的输入，而且也取决于电路过去的输入信号。时序电路输入时序电路输出组合电路x1xnZ1Zm•••••••••存储电路•••••••••Y1Yry1yr内部输入内部输出存储电路输入存储电路输出时序电路的状态Zi=fi(x1,x2,…,xn,y1,y2,…,yr),i=1,…,m输出函数Yi=gi(x1,x2,…,xn,y1,y2,…,yr),i=1,…,r控制或激励函数第三章时序逻辑时序逻辑电路概述锁存器和触发器寄存器和移位寄存器计数器同步时序逻辑分析同步时序逻辑设计能够存储(记忆)一位二进制数的基本单元电路。由门电路构成，输出具有两个稳定的物理状态。

锁存器锁存器两个基本特性稳定状态可以相互转换或翻转(象翘翘板的翻转)

具有两个稳定的工作状态“1”状态通常Q=1,Q=0“0”状态通常Q=0,Q=1QQ01即在输入控制下可以“0”

“1”“1”

“0”次态方程–锁存器的次态是它的现态和输入信号的函数(状态方程，特征方程)，即

Q

n+1=f(Q

n,X)

术语说明现态–把锁存器在翻转前的状态叫锁存器的现态，用

Q

n

表示。次态–把锁存器翻转后的状态叫锁存器的次态，

用Q

n+1

表示。锁存器RS锁存器••QQRSSetResetQQRSRS锁存器RS锁存器••QQRSSRQ

n+100011011次态真值表SetReset锁存器基本SR锁存器••QQRSSRQ

n+100101110011Q

n次态真值表SetReset锁存器基本SR锁存器锁存器••QQRS0011••QQRS1110••QQRS1101基本SR锁存器••QQRSSRQ

n+100不定01110011Q

n次态真值表SetReset输出既非0状态，也非1状态。当R和S同时由0变1时，输出状态可能为0，也可能为1，即输出状态不定。因此，这种情况禁用。锁存器000—

001—

输出状态不稳01010111输出状态为110001010输出状态为011001111输出状态不变01010111000—001—QnSQn+1=S+Qn状态方程：约束条件:

1111φ0001011011φ111SRQ

n+100不定01110011Q

n01SR锁存器状态转换图SR=01SR=10SR=11SR=11TSQTTR例：已知基本SR锁存器的输入信号波形如图所示，试画出、的电压波形。设锁存器的初始状态为Q=0。QQ

TQ或非门的SR锁存器或非门组成的基本SR锁存器的状态转换表R高电平有效置0S高电平有效置1SR锁存器的状态方程与约束条件是否有效？SR锁存器应用

利用SR锁存器的记忆功能消除机械开关振动引起的干扰脉冲。（a）电路(b)输出电压波形干扰脉冲返回A有0就置1B有0就置0利用SR锁存器消除机械开关振动的影响43•21EN••RS门控SR锁存器11010

置1

10101置00

××

保持ENSRQ

说明

111--不稳

100保持Qn+1=S+Qn状态方程：(约束条件)门控SR锁存器门控RS锁存器波形图0门控D锁存器43•21EN••RS•D43•21EN••RS•D0101置0门控D锁存器功能表

1110

置1×0保持DENQ

说明

状态方程：Qn+1=DDQ

n+10011次态真值表01D=1D=0D=0D=1门控D锁存器状态图门控D锁存器波形图DDQ1QDDQ2QDCPCPCP主从结构触发器下降沿D触发器主从结构触发器下降沿D触发器DD主Q1QDD从Q2QDCPCPCP逻辑符号主从结构触发器主从结构触发器下降沿触发D触发器波形图CPDQ主从结构触发器DCPDQQDDQQCPDCP波形图1、逻辑结构••QQRS••KCP•JJK锁存器43•21EN••RS2、特征方程(无约束方程)3、功能表

KJQnQn+1

说

明0000001101010111输出状态为1

10001010输出状态为011011110输出状态翻转输出状态不变Qn+1=J

3、状态图01JK=1×JK=0×JK=×1JK=×04、强制端••QQ••KCP•JDRDS强制输入端：：无论CP为何值，该端为0，将FF置0，异步置0端。：无论CP为何值，该端为0，将FF置1，异步置1端。

JCPK

5、逻辑符号JK锁存器缺陷当CP=1持续较长时，触发器将会连续反转，我们把这时的翻转称空翻••QQRS••KCP•JJ=K=1，CP=1可能产生空翻111100110主从JK触发器QQRS10RS10•••KJCP

主

从主从JK触发器的工作原理：1.

当CP＝1时，CP＝0，从触发器被封锁，保持原状态不变：主触发器工作，接收J和K端的输入信号。2.

当CP由1跃变到0时，即CP=0、CP＝1。主触发器被封锁，输入信号J、K不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。主从JK触发器•••••KJ•••QQQ主Q主••CP＝1RD主0SD主RD从SD从主从JK触发器CP＝0•••••KJ•••QQQ主Q主••R主S主1主从JK触发器的状态方程：RD从SD从主从JK触发器波形图设初态Q=0（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。（2）CP一旦变为0后，主触发器被封锁，其状态不再受J、K影响，因此不会有空翻现象。主从JK触发器存在的问题——一次翻转现象主从JK触发器•••••KJ•••Q主Q主••CP＝1RD主SD主RD从SD从QQ主从JK触发器存在的问题——一次翻转现象主从JK触发器•••••KJ•••Q主Q主••CP＝1RD主SD主RD从SD从QQ=0＝1主从JK触发器存在的问题——一次翻转现象主从JK触发器•••••KJ•••Q主Q主••CP＝1RD主SD主RD从SD从QQ=0＝100主从JK触发器存在的问题——一次翻转现象主从JK触发器•••••KJ•••Q主Q主••CP＝1RD主SD主RD从SD从QQ=0＝10->10->1主从JK触发器存在的问题——一次翻转现象主从JK触发器在CP=1期间，输入干扰使得主触发器翻转一次，在CP由1变0时刻，将主触发器错误状态传给从触发器。主从JK触发器•••••KJ•••Q主Q主••CP＝1RD主SD主RD从SD从QQ=0＝10->11主从JK触发器一次翻转CPJK=0QS4S3S2S1COA4A3A2A1CIB4B3B2B174LS283用加法器构造8421BCD加法器用加法器构造8421BCD加法器集成边沿JK触发器CP=0S=R=1触发器保持不变集成边沿JK触发器CP=0S=R=1触发器保持不变00110QnQn集成边沿JK触发器CP=1触发器处于“自锁”状态Q

n+1=Q

nCP

+Q

nS

=Q

n+Q

nS

=Q

nQ

n+1=Q

nCP

+Q

nR

=Q

n+Q

nR

=Q

nCP=0S=R=1触发器保持不变集成边沿JK触发器CP=1触发器处于“自锁”状态Q

n+1=Q

nCP

+Q

nS

=Q

n+Q

nS

=Q

n当CP由1变0时，解除自锁(tpd延迟后变为1)S

=JQ

nR

=KQ

nQ

n+1=Q

nCP

+Q

nR

=Q

n+Q

nR

=Q

nCP=0S=R=1触发器保持不变主从JK与边沿JK波形比较CPJK=0主从Q边沿Q负边沿JK触发器逻辑符号QQJJCCPKK主从JK触发器逻辑符号QQJJCCPKK维持阻塞D触发器触发器工作原理：CP=0R=S=1维持原状态a.维持置0维持线置1维持线当CP由0跃变到1时D=D1D2D=0R=0S=1Q=0D=1R=1S=0Q=1维持阻塞D触发器触发器工作原理：CP=0R=S=1维持原状态a.维持置0维持线置1维持线当CP由0跃变到1时D=D1D2D=0R=0S=1Q=0D=1R=1S=0Q=1阻塞置0阻塞置1b.阻塞当CP=1时D=10阻塞置0线使R=1S=0R=1D=01阻塞置1线使R=0S=1S=1触发方式的分析：CP=0保持CP=1状态不受影响当CP由0跃变到1时触发器接收D数据n+1n+1维持阻塞D触发器维持阻塞D触发器1DC1QQCPDSDRDSRCP=0、CP=1期间触发器状态不变。只有CP↑到来Q随[D]变化而改变。CPDQ维持阻塞D触发器波形图J=K=TQ

n+1=JQ

n+KQ

nQ

n+1=TQ

n+TQ

nT=0Q

n+1=Q

nT=1Q

n+1=Q

nQQCPJCK•TT触发器DS触发器类型的相互演化1.公式法：利用触发器次态方程，联解求转换逻辑例如：JK触发器D触发器JK次态方程:Q

n+1=JQ

n+KQ

nD次态方程:Q

n+1=D=D(Q

n+Q

n)=DQ

n+DQ

n比较两个次态方程得：J=D,K=DQQRSCPJCK•DJKD、T、RS“JK”的特性方程：(一)JK

D“D”的

特性方程：转换图QQCP

JK1J

C1

IK1D(二)JK

T“T”的

特性方程：QQCP

JK1J

C1

IKT(三)JK

RSQCPSR1J

C1

IKQD

JK

、T、RS(一)D

JKD：JK：QQCPJKD

C&&1>1转换图(二)DTT：QQCPD

C=1T(三)D

RSRS：(RS=0)QQCPSRD

C&1>1例1：四人抢答电路。四人参加比赛，每人一个按钮，其中最先按下按钮者，相应的指示灯亮；其他人再按按钮不起作用。电路的核心用74LS175四D触发器。其内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。触发器的应用举例47CLRD

CPQCLRD

CPQCLRD

CPQCLRD

CPQ1Q1D2Q2DGND4Q4D3Q3D时钟请零USC公用清零公用时钟74LS175管脚图48+5VD1D2D3D4

CLRCP&1&2&3清零CP赛前先清零0输出为零发光管不亮74LS17549CP进入D触发器D1D2D3D4

CLRCP+5V&1&2&3清零CP1反相端都为1174LS17550D1D2D3D4

CLRCP&1&2&3清零CP+5V若有一按钮被按下，比如第一个钮。=1=000被封此时其它按钮再按下，由于没有CP不起作用。CQ2DCJKCPQ11例2画出图中Q1、Q2的波形，两个触发器的初始状态均为0。触发器的应用举例52CPQ20Q1053触发器应用并行数据存储：在一组触发器中同时保存来自并行线的几个数据位。(寄存器)计数：数字计数器。分频：对周期波形进行分(减少)频。时序脉冲产生器控制器tsthtwhtwl数据D时钟CLK1、数据输入信号的时间参数：

ts：数据建立时间(D在CLK有效边沿之前提前到来的时间)

th：数据保持时间(D在CLK有效边沿之后继续保持不变的时间)2、时钟信号的时间参数：

twh：时钟CLK保持高电平的最小持续时间

twl：时钟CLK保持低电平的最小持续时间fmax：触发器最高工作频率(twh+twl保证触发器正常工作的最小时钟周期)时间参数时间参数3、触发器的翻转延迟时间：tp：时钟信号幅度50%到触发器Q端输出信号幅度50%的时间间隔。总结锁存器与触发器器的区别基本RS锁存器、门控RS锁存器门控D锁存器、主从D触发器与维持阻塞D触发器器基本JK锁存器、主从JK触发器与负边沿JK触发器触发器的相互转化第三章时序逻辑时序逻辑电路概述锁存器和触发器寄存器和移位寄存器计数器同步时序逻辑分析同步时序逻辑设计寄存器定义由若干个锁存器或触发器构成的一次能并行存储多位二进制代码的时序逻辑电路。74LS3738D寄存器8个门控D锁存器构成

电位端G：CLK信号(高电平有效)数据端D：数据信号

输出控制端(三态门使能端)：低电平有效74LS3748D寄存器移位寄存器定义定义：在时钟信号控制下，将所存储的数据能够向左或向右进行移动的寄存器－数据移动

0000初始状态A000X=ABA00X=BCBA0X=CDCBAX=D数据输入数据输出串行输入/向右移位/串行输出数据输出数据输入串行输入/向左移位/串行输出移位寄存器的基本数据运动数据输出数据输入并行输入/串行输出数据输出串行输入/并行输出数据输入移位寄存器的基本数据运动数据输出数据输入并行输入/并行输出循环右移循环左移移位寄存器的基本数据运动寄存器7种结构类型移位寄存器分类右移寄存器：寄存的数据向右进行移位。左移寄存器：寄存的数据向左进行移位。

通用寄存器：具有右移、左移、并行置数和保持功能的寄存器。移位寄存器移位寄存器右移寄存器Q

n+1=D

i=Q

ni-1i左移寄存器Q

n+1=D

i=Q

ni＋1i通用移位寄存器(74LS299)清除0S1S0=00保持001100000QAQBQCQDQAS1S0=01右移DA=SRDi=Q

ni-1[R]=[R]/2+SR010101QASR0000QB00QCS1S0=10左移DH=SLDi=Q

ni+1[R]=2[R]+SR0101SL0100QCQDQBS1S0=11置数a~hQA~QH110011QAQAQBQCQD通用移位寄存器通用移位寄存器功能表串－串移位寄存器可提供从输入到输出的时间延迟，该时间延迟是寄存器中级数和时钟频率的函数。td=8µs1µsCLK数据输入数据输出数据输入CLK1MHZCQ8Q8数据输出8位移位寄存器移位寄存器应用：时间延迟第三章时序逻辑时序逻辑电路概述锁存器和触发器寄存器和移位寄存器同步时序逻辑分析计数器同步时序逻辑设计时序逻辑分析工具（一）:逻辑方程时序逻辑分析工具（一）:逻辑方程同步时序电路：所有存储电路中存储单元状态的变化都是在同一时钟信号操作下同时发生的。时序电路分类异步时序电路：存储单元状态的变化不是同时发生的。可能有公共的时钟信号，也可能没有公共的时钟信号。时序电路分类同步时序电路分类米里(Mealy）型电路：某时刻的输出是该时刻的输入和电路状态的函数摩尔（Moore）型电路：某时刻的输出仅是该时刻电路状态的函数，与该时刻的输入无关。（*CP不是输入）将输出方程与状态方程结合在一起，用表格形式来表示同步时序逻辑电路的次态/输出与现态/输入的对应关系，称为状态表

时序逻辑分析工具（二）:状态表米里型时序逻辑状态表[X]1…[X]i

…S1

S11/Z11

Si1/Zi1………………Sj

S1j/Z1j

…Sij/Zij

………………X

[X]i—输入信号的第i种组合，n个输入有2n种组合

Sj——k个状态变量值的组合，共有2k个状态(现态)

Sij——对应[X]i和Sj的次态

Zij——对应[X]i和Sj的输出值

通常，Sj，Sij用字母表示时，称为状态表。如用二进制代码表示，可转换成状态转移表。SjSij/Zij摩尔型时序逻辑状态表

[X]1…

[X]i

…Z1…ZmS1

S11…

Si1…Z11

…Zm1……………Sj

S1j…Sij…Z1j…Zmj

……………SjX

输出Zi仅是状态变量(现态Sj)的函数。次态Sij仍是现态(Sj)和输入(Xi)的函数。

SijS1-S4：4个状态，X：状态转移的输入条件，Z：对应X的输出。

米里型状态图例子S1S2S3S4X12/Z12X21/Z21X13/Z13X34/Z34X41/Z41例如，在状态S3时，如有输入X34则电路的状态由现态S3转移到次态S4状态，同时有Z34的输出。时序逻辑分析工具（三）:状态图摩尔型状态图例子S1/Z1X12X21X13X34X41S2/Z2S3/Z3S4/Z4输出只与状态有关，输出Z写在状态圈内。时序逻辑分析工具（三）:状态图根据给定的逻辑图，写出：

(1)输出方程(Z)

(2)激励方程(Yi)

(1)建立状态方程(Qin+1)

(2)由状态方程列出状态转移表(二进制代码)根据状态转移表，建立状态表和状态图分析输出与输入的关系，说明时序逻辑电路的功能3.6.2同步时序逻辑电路的分析方法1第5步：根据状态转移表建立状态表和状态图建立状态图建立状态图波形图例2同步时序逻辑分析例：分析下图所示的时序逻辑电路功能1.写出输出函数和控制函数：D4=y3

D3=y2

D2=y1

D1=D11•D12=y4y3+y4y12.求得时序逻辑电路的状态方程y4n+1=D4=y3

y3n+1=D3=y2

y2n+1=D2=y1

y1n+1=D1=D11•D12=y4y3+y4y1同步时序逻辑分析3.作出状态表及状态图同步时序逻辑分析00000001001101111000110011101111010010101101011010110101001010014.逻辑功能分析：

此电路是一个具有自启动能力的循环码(Gray码、步进码)计数器,或者称为自恢复扭环移位寄存器、Johnson计数器。自启动能力同步时序逻辑分析5.进一步讨论00000001001101111000110011101111有效序列01001010110101101001001001011011无效序列RRRR•••“0”挂起，无自启动能力异步时序逻辑电路的分析步骤：与同步时序电路分析步骤类似，仅仅在步骤增加列出时钟控制函数3.状态表的生成要考虑各触发器的有效时钟信号例：试分析下图所示的时序逻辑电路1.写出各逻辑方程式。CP0=CPCP1=Q0QQQQD1=Q1nD0=Q0nZ=Q1nQ0n异步时序逻辑电路的分析2.将各驱动方程代入D触发器的状态方程，得时序电路的次态方程：CP0=CPCP1=Q0（CP由0→1时此式有效）

（Q0由0→1时此式有效）

3.列出该时序电路的状态表现态CP输出00111111001001001000状态表1Q0Qn+1n+1

作状态转换图、时序图。4.逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。10/0/011/100/001Q10QZ异步时序逻辑电路的分析第三章时序逻辑时序逻辑电路概述锁存器和触发器寄存器和移位寄存器同步时序逻辑分析计数器同步时序逻辑设计计数器

计数器的功能：是记忆脉冲的个数。用于定时、分频、产生节拍脉冲及进行数字运算等等。其记忆脉冲的最大数目称为计数器的模(M)。计数器

计数器的分类：按计数器脉冲信号是否来自同一CLK：同步计数器和异步计数器

按计数的功能：加法计数器、减法计数器和可逆计数器

按计数器的进位基数：二进制计数器(M=2r)、十进制计数器和任意进制计数器计数器

同步计数器例如：分析下图所示的同步计数器同步计数器同步计数器这个计数器是模M=8的二进制加法计数器，当计满8个数，输出为1。CLKQ1Q2Q3M8的同步计数器的时序图(波形图)

同步计数器同步二进制加法计数器一般规律：若有k个触发器，模数为M=2k，除第一个触发器来一个脉冲翻转一次外，每个触发器翻转条件是，此触发器低位的所有触发器同时为1态。例如：J1=k1=1Ji=ki=Q

n1Q

n2…Q

ni-1

同步二进制减法计数器一般规律：除第一个触发器来一个脉冲翻转一次外，每个触发器翻转条件是，此触发器低位的所有触发器同时为0态。例如：J1=k1=1Ji=ki=Q

n1Q

n2…Q

ni-1

思考：用D触发器构建同步计数器用移位寄存器构成同步计数器1、要求：若计数器的模为M，则(1)移位寄存器要有M个状态，与计数器模M对应；(2)M个状态循环变化。(移位寄存器移动后的每一组数即为一种状态)例：三位移位寄存器构成的扭环计数器。

1、K=3，M=2K2、连接方式：Di=Qi-1，D0=Q2DCQ0DCQ1DCQ2ClK••Q2CLK(Mi)Q2nQ1nQ0nD001234560

00000110113111711061004000011100013、状态转移关系DCQ0DCQ1DCQ2Clk••Q20110011104、状态图061437有效状态25无效状态M6计数器，不能自启动5、状态Mi的译码函数00

011110Q2Q1Q0Mi1101Ф1111Ф异步计数器例：分析下图所示的异步计数器触发器Q0

J0=K0=1Q0n+1=Q0nCP0=CP=触发器Q3

J3=Q2nQ1nK3=1Q3n+1=Q3nQ2nQ1nCP3=Q0n=触发器Q2

J2=K2=1Q2n+1=Q2nCP2=Q1n=(1)依次写出Q0-Q3的时钟控制函数和状态方程0123触发器Q1

J1=Q3nK1=1Q1n+1=Q3nQ1nCP1=Q0n=异步计数器（2）根据各级触发器的状态方程，作状态转移表Q0n+1=Q0nCP0=CP=Q1n+1=Q3nQ1nCP1=Q0n=Q2n+1=Q2nCP2=Q1n=Q3n+1=Q3nQ2nQ1nCP3=Q0n=（3）由状态转移表作出状态图Q3n0000000100100011010001010110011110001001101010111100110111101111Q2nQ1nQ0nCP3CP2CP1CP00001001000110100010101100111100010010000101101001101010011110000Q3n+1Q2n+1Q1n+1Q0n+10000000000000000000000000000异步清零端

异步计数器计数器根据二进制计数器一般规律，构造模2n异步计数器例如：设计模2n（n＝4）的异步二进制计数器QQTNQQTQQTQQT1111••••JQ1nQ2nQ3nQ4nQQJKNQQJKQQJKQQJKJQQDNQQDQQDQQD••••J中规模集成计数器

74LS163同步二进制计数器清除：0触发器清0清除：1PT:00:1保持原状态010清除：1PT:00:0置数010清除：1PT:11:1计数101功能表74LS90异步计数器74LS90异步计数器74LS90异步计数器74LS90异步计数器74LS90异步计数器中规模异步计数器CP1CPCP2QBQDQCQA25QDQCQB

00000101001110074LS90连接成8421码计数方式QDQCQBCP2QA

CP10000000100100011010001010110011110001001000074LS90异步计数器中规模异步计数器74LS90连接成5421码计数方式QA2CP1CPCP2QBQDQC500000QAQDQCQBCP1

000110010200113010041000510016101071011811009

0

0

000

十进制数用中规模计数器构成任意进制计数器构成方法：可以通过预置法即设置不同的预置值来构成任意进制计数器2.预置值的设定：设为N

原来计数器的模值，

M

为所要实现的模值。预置方法：1.通过预置控制LD异步预置：加计数预置值＝N-M-1减计数预置值＝M

同步预置：加计数预置值＝N-M减计数预置值＝M-1COBO0Q

nQCRLDnD1D0DUCPDCPQ1计数器的一般模型清零端，高电平有效置数端，低电平有效并行数据输入端输出端进位端，低电平输出借位端，低电平输出加法计数时钟输入端减法计数时钟输入端进位和借位进位：加法10/1/101/100/011Q10Q进位和借位借位：减法01/1/110/111/000Q10Q预置方法2.预置值的设定：设为N

原来计数器的模值，

M

为所要实现的模值。预置方法：1.通过预置控制LD预置方法同步预置与异步预置异步预置：加计数预置值＝N-M-1减计数预置值＝M

同步预置：加计数预置值＝N-M减计数预置值＝M-1例：用模10计数器构成模6的计数器。同步预置：1、加法计数预置值=N-M=10-6=4计数过程：45678942、减法计数预置值=M-1=6-1=5计数过程：5432105QDQCQBQACOBODCBACK74LS168LD••CLK+5VU/D+5VQDQCQBQACOBODCBACP74LS168LD•CLK•+5VU/D异步预置：1、加法计数预置值=N-M-1=10-6-1=3计数过程：345678

9(3)2、减法计数预置值=M=6计数过程：654321

0(6)QDQCQBQACOBOCRDCBACPUCPD74LS192LD••CLKQDQCQBQACOBOCRDCBACPUCPD74LS192LD••CLK•+5V•+5V复位法同步复位和异步复位采用复0法构造一个M12的计数器。分析：74LS163的计数状态如图74LS163：M16的计数器，同步复位，只有一个复位端CR。0123456789101112131415初态同步复位，QDQCQBQA=1011时产生一个负电位加到CR，在下一个CLK上升沿到来时将计数器清0。QDQCQBQACLKCR。采用复0法构造一个M6的计数器。分析：74LS90利用8421十进制计数器为基础，计数状态如图74LS90：M2-5-10计数器，异步复位，有R01R02和R91R92两组复位输入端。0123456异步复位，QDQCQBQA=0110时产生一个清零信号加到R01R02端，计数器立刻清零。QDQCQBQAClkCP1CP2R91R92R01R02•分析：利用8421十进制计数器为基础，计数状态如图74LS90：采用复9法构造一个M6的计数器。9012345异步复位，QDQCQBQA=0101时产生一个清零信号加到R91R92端，计数器立刻复9。QDQCQBQAClkCP1CP2R01R02R91R92••74LS163同步计数器•

二进制(M16)同步加法计数器。•CO：进位输出，加计数在1111状态时产生一个正脉冲。•

P和T：控制计数，PT=1时计数。QDQCQBQACOLDDCBACLRTP74LS163(1)中规模计数器级联•CLK•2片74LS163(M=16)组成M=256的计数器同步级联QDQCQBQACOLDDCBACLRTP74LS163(1)QDQCQBQACOLDDCBACLRTP74LS163(2)•+VCC中规模计数器级联同步级联2片74LS192(M=10)组成M=100的计数器异步级联QDQCQBQACOBOCRDCBACPUCPD74LS192LD(1)异步级联CLK2片74LS192(M=10)组成M=100的计数器•异步级联QDQCQBQACOBOCRDCBACPUCPD74LS192LD(1)QDQCQBQACOBOCRDCBACPUCPD74LS192LD(2)异步级联任意模值计数器计数器习题1001010074LS192是异步预置十进制可逆计数器29－28－….21－20－19－18－…11－10－9－29模20计数器计数器习题00100110若要设置模55的计数器，预置数是多少？由两片74LS163（同步模16加法计数器，同步复位，同步预置）级联组成的计数器，分析：⑴两个芯片的计数模值各为多少？各采用了哪种变模方式？⑵整个计数器的模是多少？该电路采用了哪种级联方式？第三章时序逻辑时序逻辑电路概述锁存器和触发器寄存器和移位寄存器同步时序逻辑分析计数器定时脉冲产生器同步时序逻辑设计C1输出0，C2输出1C1输出1，C2输出1C1输出1，C2输出0××0低导通低导通不变不变高截止111T状态vOvI2vI1RD输出输入vOvODDISC5kΩ5kΩ5kΩTDG2Q'Q84356271+-C1+-C2vI1THvI2TR'VCOG1G3G4VCC

R'D

vC2vC1VR2VR1２.电路结构将555定时器的两个输入端连在一起作为信号输入端，即可得到施密特触发器。滤波电容，为提高VR1和VR2的稳定性信号输入端5627vI1vI2VR2VR10.01μFvIvO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1VR1３.工作原理5627vI1vI2VR2VR10.01μFvIvO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1×0低导通低导通不变不变高截止111T状态vOvIRD输出输入３.工作原理vOOtvIOtvo由高电平变为低电平和由低电平变为高电平所对应的vI值不同，就形成了施密特触发特性。5627vI1vI2VR2VR10.01μFvIvO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1用555定时器接成的多谐振荡器多谐振荡器是一种自激振荡器，接通电源以后，不需要外加触发信号，便能自动产生矩形脉冲，由于矩形脉冲中含有丰富的高次谐波分量，所以习惯上把矩形波振荡器叫做多谐振荡器。vOOtvCOttp2tp1充电回路：VCC→R1→R2→C→地。放电回路：C→R2→TD→地。vC0.01μFCR15627vO5kΩ5kΩ5kΩTDG2Q'Q8431+-C1+-C2G1G3G4VCC

vC2vC1R2vOOtvCOttp1tp2振荡周期和振荡频率振荡周期振荡频率占空比用CB555定时器组成的振荡器，最高工作频率可达500kHz。石英晶体振荡器要求精确稳定的场合，用石英晶体振荡器节拍脉冲产生器

定义：将输入时钟经过一定的分频后送到各路输出的逻辑电路，常用来产生各种定时信号，又称时序脉冲发生器。

节拍脉冲产生器组成数字钟第三章时序逻辑时序逻辑电路概述集成双稳触发器同步时序逻辑分析锁存器、寄存器和移位寄存器计数器同步时序逻辑设计同步时序逻辑设计同步时序逻辑电路的设计步骤:（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态表中各个状态。（1）根据设计要求，得到对应原始的状态图或状态表。（2）状态化简。消去多余的状态，求得最小化状态表。（4）选择触发器的类型及其激励表。（5）根据编码状态表以及所采用的触发器激励表，导出待设计电路的输出函数和激励函数。（6）根据输出函数和激励函数画出逻辑图。（7）检查电路能否自启动。同步计数器的设计举例例:设计一个同步5进制加法计数器(1）根据设计要求，设定状态，求得状态转换图和状态表。(2)该状态图不须化简。S0/0S1/0S2/0S3/0S4/1现态次态进位输出S0S10S1S20S2S30S3S40S4S01同步计数器的设计举例（3）状态分配，列状态转换编码表。现态次态进位输出y2n

y1ny0ny2n+1y1n+1y0n+1Z00000101001110000101001110000000001（4）选择触发器。选用JK触发器及其激励表。Q

nQ

n+1JK000011101110（5）求各触发器的激励函数和进位输出函数。同步计数器的设计举例现态次态激励激励激励进位输出y2n

y1ny0ny2n+1y1n+1y0n+1J2

k2J1

k1J0

k0z00000101001110000101001110000000001QnQn+1JK00001110111000101100

11111

00101110111激励表（5）求各触发器的驱动方程和进位输出方程。同步计数器的设计举例02641375y2ny1ny0ny2ny1ny0nJ21026413751k2J2=y1ny0nK2=102641375J1102641375k11J1=k1=y0n0264137502641375J011k011J0=y2nK0=102641375Z1Z=y2n同步计数器的设计举例（6）画逻辑图。（7）检查能否自启动000/0001/0010/0011/0100/1111/1110/1101/1如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。QC1C1Q1K1J∧1J1J∧1K1KC1Q∧2y0yy1CPZ进位输出QQQ例：用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“110”。设输入的信号序列为：0111001、建立原始状态图、状态表序号123456输入X11100输出Z0000010状态SS0S1S2S2S3S0S0S1S2S30/01/01/00/00/11/01/00/0★注：S0——接收的是“0”S1——接收到1个“1”S2——接收到2(3)个“1”S3——接收到“110”01S0S1S2S3S0/0S0/0S3/1S0/0S1/0S2/0S2/0S1/0SnSn+1/ZX表1原始状态表2、状态化简S1/0S2/0S2/0S0/0S0/0S0/1S0S1S210SnSn+1/ZX表2简化状态表S0S1S20/01/01/00/01/00/1S0S1S2S30/01/00/00/11/01/00/01/03、对S0、S1、S2进行状态编码(两个触发器)SQ1Q0S0S1S2001011表3状态编码Q1n+1Q0n+1/Z

Q1n+1Q0n+1/Z00/010/000/011/000/111/0Q1nQ0n00101101SX表4状态转移表S1/0S2/0S2/0S0/0S0/0S0/1S0S1S210SnSn+1/ZX简化状态表3、对S0、S1、S2进行状态编码(两个触发器)SQ1Q0S0S1S2001011表3状态编码SX01Q1nQ0n001011Q1n+1Q0n+1/Z

Q1n+1Q0n+1/Z00/010/000/011/000/111/04、选用DFF，由表4和DFF特征方程得激励/输出表表4状态转移表SX01Q1nQ0n001011

D1D0/Z

D1D0/Z00/010/000/011/000/111/0表5激励/输出表5、列写逻辑表达式SX01Q1nQ0n001011

D1D0/ZD1D0/Z00/010/000/01

1/000/1

1

1/0表5激励表NS=∑(PS•C)6、逻辑图状态图设计(1)输入序列已知(检测序列的某种性质)，对输入序列进行记忆；

(2)输入序列未知，对输入序列产生的结果进行记忆。同步时序逻辑设计建立原始状态表的方法根据问题的文字描述形成状态表，需要确定以下三个问题：所描述的电路应该包括哪几个状态状态之间的转换关系输出情况例：“1111”序列检测器CD1/01/01/0AB0/00/0E1/10/01/10/00/0设：输入为x，输出为zx出现下列序列时：1101111110010z将形成相应序列：0000001110000

x现态01AA/0B/0BA/0C/0CA/0D/0DA/0E/1EA/0E/1次态/输出(z)原始状态表

例：同步时序电路有一个输入端和一个输出端，输入为二进制序列X0，X1，X2…当输入序列中1的数目为奇数时，输出为1。作出这个时序奇偶校验的状态表和状态图。B/0A/1X=1X=1X=0X=0

根据接收到的数据是1还是0，A/B两个状态相互转换。由此作出状态图和状态表如下：NSX=0X=1ABABBA10PSZB/0A/1X=1X=1X=0X=0

根据接收到的数据是1还是0，A/B两个状态相互转换。由此作出状态图和状态表如下：NSX=0X=1ABABBA10PSZ例