altium designer籍和培训素材亿道电子版

Movingapolygon（移动铺铜 Pouringapolygonwithalargerclearance（用大的间距铺铜 Reshaapolygonpour（改变铺铜的形状 3D显 使用AltiumDesigner的3D体对 练习–导入STEP模 IDF文件的导入和导 NC ODB++输 Pick Testpoint PCB装配 使用ReportManager 把数据库到物料 PCB中room格式 Buildstages构建步 编 综 构 编 编写C源代 使用JB型总线连接器匹配不同宽度的总 FPGA原理图预综合的IP元 DesktopNanoBoardport 例子–创 配置 和电路板约束信息Deviceandboardconstraint 资源约束信息Deviceresourceconstraint 工程或设计约束信息Projectordesignconstraint 练习–配置 练习–在NanoBoard上运行 NanoBoard通 NanoTalk JTAG软 NanoBoard控制 Waveformdisy 使用JTAG进行FPGA管脚FPGAI/O 练习–在NanoBoard查 电 使用FPGAtoPCB工程向 练习—运行FPGAtoPCB工程向 管 PCB文件中的管 交 FPGA工程中的管 （Gerber和ODB++）的数据较少。另外，区域对象有的角时，这种铺铜也可以更好放置铺放置铺铜的操作是：点击菜单ce—〉Polygonne菜单命令或者点击中图标。接着显示Polygon ne框，在框里可以设置铺铜的参数。参数设置好后，点击OK，在工作区内绘制铺铜区。注意这里总共有两种不同的铺铜类型：制版商在GerberODB++文件中支持多边形对象。使用这种方式铺铜形成的制造Hatchedpolygon（网格铺铜）—这种铺铜主要针对走线线段和弧形区域。NetOptions（网络选项ConnecttoNet（连接到网络）–选择连接到铺铜区的网络PourOveroptions（铺铜覆盖选项）已有的铺铜区或者在铺铜区中已有的RemoveDeadCopper（移除死铜）–移除任何没有网络连接的铺铜Properties（属性当作铺铜类的一个因素，用做InNamedPolygon查询高亮和范围规则等。Layer（层）–选择铺铜放置的信号层框框1-1PolygonLocked（锁定）如果此选项被选中，工作区的铺铜被固定，将无法移动和操作图形。如果尝试手动移动铺铜，警告信息"Objectislocked,continue?"（目标锁IgnoreOn-LineViolations（忽略实时检测）--如果需要铺过铜的PCB文件用DesignRuleChecker实时检测，则启用此选项。这样计算的比较频繁。关闭此选 Settings（铺铜设置（网格铺铜SurroundPadsWith（焊盘形状Octagons（八角形）—在焊盘周围放置走线成八角形的Arc（弧形）—在焊盘周围放置弧90-DegreeHatch（90度网格）—网格铺铜以水平和垂直线45-DegreeHatch（45度网格）—网格铺铜以45135度线段构 Hatch（垂直网格）—铺铜全部由垂直线段组 Hatch（水平网格）—铺铜全部由水平线段组 Islands（移除孤立的铜）—移除任何比指定的区域小的铺 Necks（去掉狭窄部分）—移除铺铜时小于设置宽度的狭窄部设置网格铺铜的拐角模式（仅对网格铺铜当你放置网格铺铜时，像下面所示的那样，按空格键选择铺铜放置线段的角度，90度弧4590度编辑铺EditChange，接着在已铺铜皮上点击。显示的PolygonPour框，在这个框中可以更改任何参数，然后点击OK。接着会提示重新铺铜。Movingapolygon（移动铺铜Deletingapolygon（删除铺铜Pouringapolygonwithalargerclearance（用大的间距铺铜间距设计规则，通过一个查询对象设置InPolygon，规则间距设置为需要的更大值。PolygonActionsMoveVertices。点运行ce»PolygonPourCutout，这个命令允许用户对一个铺铜多边形进行挖空。在注意:这个命令只可以用于实心铺铜切断铺铜执行ce»SlicePolygonPour，这个命令是用来切断一个单一的多边形平面成两个或ENTER键.用）。只要移动光标，然后按一下或按ENTER键确定一系列的定义切断铺铜区形状的顶点。的铜皮，点击Yes，出现进一步框，提示确认重新铺铜。注意:这个命令只能用于实心铺铜隐藏铺ToolsPolygonPoursRestorenShelvedPolygon(s)命令（这里的n是你当前隐藏的铺铜的个数）。ToolsPolygonPoursShelvenPolygon(s)命令（这里的n是在设计中有的铺铜）。Tools»PolygonPoursConvertPolygonstoSolidPCB文档中注意:此命令是从网格铺铜到实心铺铜方式的转换，会引起尺寸不一致。框有选项允 铺铜管理点击Tools»PolygonPours»PolygonManager，出现铺铜管理器框，管理PourOrder（铺铜次序铺铜次序在框的左下面，允许你可以重新安排铺铜的顺序通过上移，下移和自动生成PolygonSpecificRules（铺铜详细的规则在铺铜管理器框中，View/Edit这部分允许：命名已有的铺铜，这样可以使用铺铜范6列中挑选出一个铺铜区，或者隐藏，锁定，重新铺铜，或者忽略铺铜的时DRC检测。练习—连接网络GND。 重新计算和绘制内电层可以通过选择Tools»Splitnes»RebuildnesonCurrentLayer/RebuildSplitnesonAllLayers. 3D模式（快捷键：3），可以看到电路板的物理结构，包括空间范围和热焊加垂直距离。这种控制在ViewConfigurations（Design»BoardLayers&Colors）框中的PhysicalMaterials中可以找到（用3D可视化的配置）。Configurationsdialog框里关掉其他层。 隐藏所有的连接线（View»Connections»HideAll）。在必要时，再显示孤立的网络。进行内电层分割有用的网络通过（ViewConnectionsShowNet）显 双击一个网络名称显示EditNet框。 PCBList上queries语句像InNet(‘A’orInNet(‘B’)显示网络，如，有热焊盘和没有热焊盘的网络通过PCBFilterqueryOnne区来定义内电层分割。一旦这些孤立的层，一个新的内电层分割就创建了。一个新的分割ceLine的分割的内电层就已经创建了。如果要改变分割的内电层的的间距，按TAB键显示LineConstraintsceLine如果这个区域高亮，双击检查或是设置网络。在Split ne框中的下拉菜单中为内电可以对DRC中下面规则的批量检测中对以下检查和输出这些选项可以在DesignRulerChecker(Tools»DesignRuleCheck)框的SplitneDRCReportBatchDRC输出报告。误的部分会在PCB编辑中显示出来。断裂的内电当内电层的网络已经连接但是电气上没有与其他的相连。比如当接器了分割平死发生的是接器（没有连接到那一层面）非常接近引脚的周边，这个引脚的周围非铜区成不足的热焊盘连3D如果PCBLayout工程师能够在设计过程中使用设计工具直观地看到自己设计板子的实际果能够洞察多层板内部则可以帮助工程师避免很多不易察觉的错误。AltiumDesigner应用Windows的DirectX9.0c技术，提供给了PCB板子的实时三维视图显示和PCB编辑面板—3D显示面板洞察板子内部结构。设计时3D显示状3D显示设（通过菜单Design>>BoardLayersandColors或者快捷键‘L’来此框），我们可以 3D模型介式下显示板子也可以以STEP格式文件导出板子的3D文件。模型来实现，这两种模式都可以输出到板子的STEP文件。 注意:三维可视化需要能DirectX9（或更高）和ShaderModel3（或更高）的显AltiumDesigner3D体对3D体对象可用于为器件建立模型，在没有现成STEP模型可用又不需要为元件提确形ce3DBody3DBodyManager3DBodyManager（库编辑器下的Tools菜单），是一种在创建以后通过手动或放置3D实体来修改和补充的初始形状的理pcblib3D体对象是十分理想的，在这里还可以修改他们高度和STEP203214203AltiumDesigner中的显示浅灰色。中添加捕捉点可以帮助他们进行对齐，最简单的添加捕捉点的方式是在3D体框（在已导入STEP模型的体对象上面双击），并单击添加按钮。STEPSTEP模型在移动的过程中也可以使用数字小键盘来旋转。按2和8，为X轴旋转，4和6YShift空格键为Z轴旋转。模型移动的快捷方式详见于快捷方式面板（当任何数目的捕捉点都可以被添加到模型，以方便对封装进行移动和对齐。使用交互式Tools3DSTEPBodycement子菜单来实现（3D视图模式的时候AddSnapPointfromVertices命令有两种模式：用它在所选择的顶点来添加一个管理单2个顶点之间的中点模式，这种模式是理想的:加入管理单元点到元器件引脚的中心。留意状态栏。注意:和元件制造商的一样，,3D模型可以在/上STEP从菜单中选择ce»3DBodyfromSTEPModel，并在ChooseModel框Sensor\Libraries\3DModels，选择power_jack.step模型。注意:三维可视化需要支持DirectX9ShaderModel3的显卡按L打开ViewConfiguration框。在框中使能ShowSimple3DBodies3D实体的框。单击Add按钮来添加一个捕捉点，并点击OK按钮以关闭该按下F11打开Inspector面板来重新调整模型。如果该面板是空白的，在上面的模型界面中点击一下来选中它（Inspector面板就会加载它的属性）。在你正通过捕捉点移动模型的时候，松开鼠标，按下J，R键跳转到封装的参考并选择UpdatePCBWithPWR2.5。3DCADAltiumDesigner为机械CAD设计工具提供了强大的接口支持，包括在PCB编辑器中的三2D3DPCB3DSTEP格式的文件或一个2D类型的文件可以以IDF的格式输出。您也可以导入3DSTEP对象，如元件和外壳，到PCB的原理图和PCB的编辑器，也可以导入2DIDF和DXF的数据。3D中察看板注意:在3D中板子，需要一个支持DirectX9或更高ShaderModel3或更高的显卡。如果您不确定您的图形卡是否符合要求，在参数选择框中点击PCBEditor–Disy页中Configurations框，在这里您可以设定颜色方案，也可以使能3D实体的显示。请注意，这里只能显示封装包括3D体对象、或导入STEP格式模型的元件。把板子3D文件导出到MCADSTEP（StandardfortheExchangeofProductmodeldataISO10303）是一个标准CADSTEP格式的文件，因此您可能需STEPFileSaveAs，并从保存类型列表中选择ExportSTEP。STEPExportOptions框将会出现，这样您可以设定输出内容以及如何输 需要先切换到3D视图模式，然后从菜单选择 ce»3DModel。捉点，无论是通过3Dbody框（双击导入的模型来打开它），或通过Tools»3DBodycement»AddSnapPointsFromVertices命令。 IDF文件的导入和导而PRO类型的是元件库信息。PROmcad包中的中有一个元件的3D表达，从库信息中放置。存类型选项来输出SDRC-IDFBrd文件。注意CAD软件使用AltiumDesigner的不同的文件扩展名，例如ProEngineer用：-*.emnIDFboardfiles（也称为中性文件其余就可以通过AltiumDesigner的元件体去创建了。一个报告输出。当一个板子布线完成后，通常作为最终的验证检查。参照03.2.1在BatchDRC里获得设计规则检查报告的信息。DRC线，立即高亮显示、间距、宽度和并行段，这是非常有用的。在preferences框(Tools»Preferences)的General页的OnlineDRC复选框下选中计规则做检测。通过选取Tools»DesignRuleCheck的菜单命令这个框将被显示出来， 规则应布线规规则自动布其YYYYYYYYYYYYSMD到拐角约YYSMD到层平面约YYYYYY1.制造规规则批其YYYYYYYYYYYYYYYYYYYYYY2.规则批其YY规则批其YYYYYYYYSMD下的过YY布局规规则批其YYRoom外型YY4.信号完整性其他设计规规则自动布DRC批生成输出文其YYYYY5.练习--在树型菜单的左边右击NetClasses并且选Add-点击这个新创建的网络，添加到这个列表，按F2键可以重命名此-添加类成员之后关闭-添加第二个间距约束规-对于第一个对象匹配查询，在这个查询里填入-把第二个对象匹配查询设为-设置最小间距为经对应了所有的设置为15mils宽度的网络。设计规则设计规则检查（DRC）在PCB面板设置显示规则后，DRC错误可以被分段显示出DRC校验中。执行设计规则检查基于选项选择和标示被发现的。选择Tools»DesignRuleCheck菜单命令运行DRC。设计规则检查框见图3-2要进行设计规则检查的规则可在框中的规则检查段选中，点击RunDesignRuleDRC的报告可以生成和显示在文本编辑中。找出设计规则位开ViolationsDetails框息，选择一个错误进入打开ViolationDetails这个框练习-500（默认值）。所有生成输出文件设置（打印，GERBER文件，钻孔文件，ODB++文件，CAM文件，报配置和保存作为工程的一部分。如果你从PCB编辑中的File,Design,Report菜单中选择打印，生成GERBER文件和其他输出文件，这些输出配置被在这个工程文件中。你既可以增加工程的输出文件也可以这个输出设置。这样的好处在于可以支持创件之中。注意在PCB编辑菜单中，所有的输出文件都可以进行独立的设置。创建新的输出工作所有都包含图表单），单个原理图或者PCB。ileewOututJobFileProecs面板中创建新的输出工作配置文件（Job1OutJob）JobFles可以删除选定的设置（CTRL+A进行全选），AddNewOutput即双击一个输出，在Properties框对其进行配置，或者右键单击获取选项列表。DataSourceVariants单击并选定项目，然后再次设置打印工作选框框4-2：Printout图图4-3：PCBPrint 右键单击输出工作文件的打印选项，配置要执行打印操作的（PrinterSetup）。在运行输出生成时，打印输出会直接发送到该。以将当前的Printout预览到Windows剪切板。您也可以右键单击并选择ExportMetafile将图像保存为EnhancedWindowsMetafile(.emf)。4-4：PrintPreview一起运行，运行当前输出（SHIFT+F9）或选出的输出（ctrl+Shift+F9）。右键菜单中也存在这些输出选项。打印输出发送到GerberODB号的独立文件夹，这由OptionsforProject框的Options决定。可显示GerberSetup框。关于推荐设置，请询问PCB制造商。框框4-5：GerberNC话框。关于推荐设置，请询问PCB制造商。框框4-6：NCDrillODB++图4-7：ODB++设 ODB++CAM图4-7：ODB++设 PickandPick&ceFiles可显示PickandceSetup框。TestpointReportSetup框PDF础设计，在后者的情况下，条目应当设置为缺省值[NoVariations]。图图4-8：指定装配变量作为文档生成NCDrill 值得注意的是，虽然这些文档类型可直接生成–使用各自文档编辑器（通过File和档生成涉及ReportManager框（Billof ponentCrossReference等等），在对打印变原理图打DataSource字段设置为[ProjectPhysicals]。使用项目的物理结构意味着原理图可以从逻辑表单扩展到物理表单–在多通道设计中为每个通道获取独立的打印输出。表单上进行“图形的”处理。该选项位于VariantOptions框的SchematicDrawingOptions区域，通过AssemblyVariantManagement框的»VariantDrawingStyle进入。 量目前分配到与SchematicPrints输出（在OutputJobEditor）相关的Variant字段。图PCB装配 框指定PCB制图选用AltiumDesigner的ReportManagr档–如物料或组件交叉引OutputJobConfguraionPCBEditor可通过框的右键菜单或者单击按钮来实现。 PDFPDF文等等把逻辑表单扩展到物理表单）。此时，该流程需要从FileSmartPDF菜单运行。–OutJob文件到项选择所有输出设置（CTRLL+A），按下Delete删除它们添加装配图、Gerber、数控钻孔文件和物料在OutputJobOptions框，启用Gerber和NCdrill输出复选框，并关闭BOM表输物料报告可以通过Reports»BillOfMaterial生成。该选项可生成物料报告（部件列表）JobOutputBillofMaterialsBillofMaterialsforProject框。输出格式选项是Text、CSV（CommaSeparatedVariables）和Spreadsheet，也可以使用基于Excel的XLT模板。您可以通过重新安排栏目的形式配置BOM，或将其导出到Excel并使Excel模板对报告进 运行BillofMaterials或ComponentCrossReferenceReport时，ReportManager框显示把数据库到物料过去物料（BOM）的源信息来自设计中放置组件的参数信息。但它也会带来许多只用BOMDatabaseLibraryBOMGenerator可以提取其使用ReportManager配置物料报告时，只需启用IncludeParametersfromDatabase 的外部数据库中一个或的组件参数。将PCB信息直接添加到格式获取数据（如X、Y位置）。使用ReportManager框配置物料报告时，只需启用IncludeParametersFrom一个或放置组件的PCB参数。ReportOptions框会自动弹出，提示您选择要包括在BOM报告中的PCB。导出报CSV（逗号分隔ExcelWorksheet(*.xls)TabDelimitedTextWebPage(*.htm;XMLSpreadsheet请确认在ReportManager框中启用了OpenExported选项。Project选项。Excel如果要把数据直接导入Excel模板，您可以选择现有Excel模板或者使用提供的Excel如果选择了ExcelWorksheet（*.xls）文件格式，那么ReportManager中ExcelOptions区域中的Temte字段变为可用状态。直接在该字段中输入所需的Excel模板文件（*.XLT），或者单击...按钮直接浏览。该字段的下拉列表有一系列安装的缺省模板。从\ProgramFiles\AltiumDesigner6\Temtes文件夹选择BOMDefaultTemte.XLT。使用RelativePathtoTemteFile选项指定文件的相对或者绝对路径。有关模板创建的信息，请参考Excel文档。 ExcelExport按钮，指定报告的文件名和位置并单击Save。报告以Excel打开，采用指定Excel4-19：BOMDefault5.5.个相同的区域，每个区域又包含8个子通道。设计人员会比较地把这些设计整合在一张原不断的修改和添加，工作很快会变得十分繁重。AltiumDesigner提供了一种真正的多通道设计来实现改变的传递。AltiumDesigner不仅支持多通道设计，还允许进行嵌套设计。这个设计可以用Altium键设计列阵从4乘4扩展到4多通道连个复用表达式被设置在了图纸连接口中。图5-3展示了这两种连接类别。了复用令来连接对应得端口名称。这个语法意为在总线Col[1..4]上有4个网络，每个总线连接到4个开关图纸。5-4。在那一点，信号可以任意的连到需要的独立节点上，或是通过端口连到更5-4：通道标Room，就像它对其它图纸所操作的一样。然而，在做这些事之前，编译器必须为所这个框里的Multi-Channel选项框。如果你正在使用嵌套多通道设计的话，那里的互动图表将会显示你的选择对器件和room标示的影响情况。你所指定器件标号的名称格式可能包括你定义好的通道或Room的信息，但这不是必需成操作：$Componentand$RoomName.$Component是结合了$ComponentPrefix和$ComponentIndexU3A的器件是准确的格式还使取决于你的设计和所选Room命名方式来的。如果你的设计没有嵌套多通道，层次部分的类型就没有关系了。只有数字和字母的类型方式会影响$RoomName表述你的room命名方式，$Room就不是简单的被$ChannelPrefix和$ChannelAlpha或$ChannelAlpha所替换。这是因为在设计们已经为标号格式写下了$RoomName。图5-5是编译好之后的16个示例按键将被标注。RowA，PBA；RowA，PBB等等。如果我们使用混合命名方式，则会是RowA，PB1；RowA，PB2等。但如果选择了单调，Row通道参考将被忽略，标号将简单的从PB1标到PB16，或是PBA到PBP（数字或是字母）。当PCB上显示标多通道设计中如果标号字符很长的话，PCB里很难布置它们的位置。在命名选项里用逻辑可以在电路板选项（Design»BoardOptions）里选择逻辑或物理标示。如果你选择在PCBroom格分配在各自的Room上。在多通道设计的布线中，特别介绍新的强大的基于Room的工具。在AltiumDesigner中拓扑自动布线功能有针对单个Room的操作，以此可以布通在以把变化到其他room上去。如果源和目标room是同一个通道类（同一个原理图生成5-在CIN2中52个元件的放置信息全参照于CIN1。这在PCB多通道设计 置和布线，整个room在移动之后都完好无损。样的事情两次，或是32次。要学习关于多通道和嵌套多通道设计的话，可以在\AltiumDesigner\Examples\ReferenceDesigns\文件夹中学下里面的示例。LedMatrixDisPeak板级标框如图所示。选择需要的方式然后点击OK。方法是选择Design»UpdateSchematic。图图5-7：重新标 新标注指令在100mil宽的范围内扫描元器件，根据选好的选项在X和Y方向上递变练习-器件图PCB过滤器中输入表达式IsDesignator。退出过滤状态则按Shift+C。 ment（确认在应用按键下面的select装配变量（Assembly是完整的，而标准产品的某些元件是不配备的，会缺少一些功能。通过装配变量Altium如装配图，器件摆放文件，器件等等。图5-9：装配变量管理 Spartan2300ESpartan2100E变量元件16位数字的生ValuesfromLibrary）的功能，是一个从所选器件的器件库中更新参数值的过程。注意：这里重点，这个操作不是替换你所选择的元件，而是从器件库元件匹配和元件属性和参数到设计元件。一个完整的元件替换过程必定包括改变元件图形符号，这必定会影响到设计布线。这样就不是装配变量的作用了，是设计变量了。为了执行这种变化，你必须创建一个完整的新的项目副本。使用底部的 烦的，因为有大量的元件列在框里。为了（OnlyShowedVariedComponents）将会旦选中PartActions»AssemblyVariants将打开只有加载这些元件的框。注意：变量元件设置并不是原理图中物理的改变原始元件。这个过程既不能创建参数也不能移除参数。在框下面的菜单（）按键上选择详细报告（DetailedReport），将产生一个HTML格式的详细元件变量报告。变量输出图5-12：一个OutJob列表，显示了两种装配相关的输出文件，一个是原始文件，一个是为“standardversion在装配变量框里选择菜单（）里的变量图形样式（VariantDrawingStyle）来配置量生成一个OutputJob文件，也可以在一个OutputJob文件里包括所有的变量。元件包含状态不会改变。以前定义的未配备（NotFitted）在更新之后仍然也是在装配变量中元件参数被定义为未改变（NotVaried）的将会从更新中得到新的OpenbusFPGA面世已经超过20多年，但对大多数工程师来说它还是个新鲜事物。没有接触过FPGA的工程师，要来掌握这种技术总是感觉有点，但是不管您现在对FPGA有多少了Designer带来的全新的特性，可以帮助您简化流程，提升效率。这些特性包括： FPGA理设计文档和各种输出文档。对于FPGA设计您需要创建FPGA项目工程。BlankProject(FPGA) 添加源文件到FPGA项目FPGA项目支持三种文件类型：原理图输入、HDL语言（Verilog或者VHDL）andOpenBus文件。在同一个项目里，可以通过原理图符号来混合使用这三类文件。在FPGA项增加OpenBus文件。FileNew»OpenBus,或者从Files面板里点击OpenBusSystem。名为FileSaveAsSpinning_OB.OpenBus，并且保存在项目同一个路径下OpenBus定义一FPGAOpenBus都会自动配置底层的细节。您可以在OpenBus色OpenBus控制栏，在弹

图6-3：打开OpenBusOpenBusPortVGA32-BitI2CM放置一个OpenBus元件到OpenBus文档:选中的元件就会随着鼠标移动。这时候可以用空格键（Space）来旋转，X或Y键可以按X轴或Y轴各自做镜像翻转。编辑放好的OpenBus元件的名字：OpenBus 和从端口间的互联。连接线 条上点击LinkOpenBusDevices图标。点击主端 作为起点点击想被控制的从端口做为终点重复步骤2、3，完成余下的连线。互连器（Interconnect）和仲裁器（Arbiter）元OpenBus仲裁器是对互连器的补充。它能够实现多个主设备对单个从设备的OpenBusPort图标。

OpenBusOpenBus大部OpenBus元件都可以直接转化成原理图方式设计FPGA所使用的库文件中对应的图OpenBus中也要对有些元件进行配置外设WB_PRTIO_1元件，在弹出菜单中选择ConfigureWB_PORTIO_1(PortIO在ConfigureOpenBusPortI/O框里设置

CaptureMem元件，在弹出菜单里选择ConfigureCaptureMem(SRAMController)…。在Configure(MemoryController)框里设置DisyMem元件，在弹出菜单里选择ConfigureDisyMem(SRAMController)…。.在Configure(MemoryController)框里设置出菜单中选择ConfigureCaptureMem_ArbiterArbiter在ConfigureOpenBusArbiter框里设置

出菜单中选择ConfigureDisyMem_Arbiter(Arbiter)…在ConfigureOpenBusArbiter框里

配置处理在Configure(32-bitProcessors)框里设置在右上角的下拉列表中选中处理器型号 TSK3000InternalProcessorMemory8KBytes2Kx32-BitWords设置硬件乘除法器（HardwareMDU）片上调试系统选项设置为：IncludeJTAG-BasedOn-ChipDebugSystemDisableBreakpointsonHardReset管理内存 管理这个内存空间更方便，OpenBus智能化的为每个外设和内存控制器自动分配内存控制空内存分配。您同样可以用OpenBus做到这一点。在正常环境下，互联器件将探测每接的设备和设置对器的要求，并自动更新内Peripheral_InterconnectConfigurePeripheral从ConfigureOpenBusInterconnect框中看到（和编辑）的内存映射的互连组件配置， openbus文件内部，不仅可以通过互相连接的器件管理内存，您还可以通过处理器内只需要在处理器上单击右键。通过ConfigureProcessorMemory框，可以让外设和内存管理器能在处理器内存中定位。您可以通过

手动方式，用框底端的表格来控制内存映射图，当然通常情况下不需要这么做。另外一2Openbus中做的任何变动都将更让工程自动将设置导入到OPENBUS文件中：在ConfigureProcessorMemory框中，选择Hardware.h选项Automaticallyimportwhen配置，点击YES点击Automaticallyimportwhencompiling框来导入外设的内存映射为原理图OpenBus文创建了一个OpenBus文件，需要将该文件与先前创建的顶层原理图起来。在文件之前，我们需要花一点时间来阐述OpenBus文件中的底层信号如何在顶层原OpenBusToolsOpenBusSignalManagerOpenBus信号管理69中显示的框ClocksResets表格在大多数情况下初始设置就是合适的，不需要花时间配置。如果您计划使用外设作为中断源，需要在Interrupts表格中进行设置。在该框中，您可以为主处（不连接）尽管这个框提供了非常好的参考，但是在Externalconnectionsummary列出的信symbolfromsheetorHDL…当Chooseto框出现

6-13：OpenBus将这些图纸端口拆开，以便可以更方便的和外设以及NanoBoard。下面这些AltiumDesigner库文件。库：FPGANB2DSK01Port-库：FPGAPeripheralBoard01Port-a.b.IOBUFToolsAnnotateSchematicsQuietly,来为每通过选择ProjectNanoBoardFPGAFPGA且将FPGA子板资源的连接关系配置好。好的方式是将约束文件单独保存一个文件内。AltiumDesigner实现的方式是使用预创建和用户定义的方式为FPGA工程添加约束文件。在NanoBoardNanoBoard固件设备，AltiumDesignerNanoBoard平台在NanoBoard平台上自动配置您的FPGA设计：NanoBoard平台和电脑View»DevicesView，或者点DevicesViewLive一张NanoBoard平台的。在NanoBoard平台的上点击右ConfigureFPGAProject 大部分的文件有一个的快捷图标。AltiumDesigner使用这种标号来表示那些没有在 Spinning.PrjFpgproject，选择AddNewtoProject»Constraint为CLK_BRD信号添加时钟约束文件：DesignAdd/ModifyConstraintPort在Add/ModifyPortConstraint框ConstraintKindtConstraintValue为点击OK,关闭Add/ModifyPortConstraintRecordRecord=Constraint|TargetKind=Port|TargetId=CLK_BRD设计构建流程介

控制构建把原理图和数字电路的VHDL描述转换成能到FPGA的bit文件是一个相当复杂的过程。幸运的是，AltiumDesigner的导航功能让这个过程变得简单和易操作。作为一家独立于FPGA厂商的开发工具，AltiumDesigner也提供了同其它EDA工具连接的接口。目前的AltiumDesigner提供了以下工具的接口：AcDesigner(Ac),QuartusII(Al)和ISE(Xilinx)。这些都能通过DevicesView(View»Devices)无缝的。DevicesView界面提供FPGA设计过程中获取和控制系统状态的控制面板。DevicesView界面可以通过点击DevicesView图标，或者选择主菜单下的ViewDevices中会列出所有有效的配置文件。如果没有发现任何配置文件，会显示如下信息：ProgramFPGA按键,理解构建指示灯区LED灰色 红色 Missing–该步骤无法继续运行黄色 OutofDate源文件被修改，该步骤必须重新运行一次为了获取新数据蓝色 Running–该步骤正在运行橙色 粉色 Failed–在运行该步骤发生错误绿色 UptoDate–该步骤已经运行并生成相应文Buildstages构建步编

hexJtagLiveFPGA（嵌入式）工程必须编译-Projects面板或通过Devices界面下的编译阶段来完成-目的是在Devices界面确认嵌入器件开启Nexus功能。综综合可以运行在Jtag的live模式和非live模式下，实际的步骤中包括了提供顶层EDIF网微控制器（OCD）做为扩展内存空间）。综合模型将包含嵌入式工程中编译层EDIF网表。系统预综合模式的顶层文件夹是\ProgramFiles\AltiumDesigner\Library\Edif文件夹，子 列表总结出与器件相关综合模型的搜索路径，排列顺序是（顶层到底层）FPGA工程文件夹Usermodelstopfolder\Vendorfolder\FamilyfolderUsermodelstopfolder\VendorfolderUsermodelstopSystemmodelstopfolder(Edif)\VendorFolder\FamilyfolderSystemmodelstopfolder(Edif)\VendorfolderSystemmodelstopfolder图6-25：构建阶段图6-25：构建阶段的流程为xilinx（左）和 JtagLiveLive模式下，并验数据库（NGD）格式。-例如，厂商EDA工具的项目文件MapDesigntoFPGA–FPGAceandRoute–利用底层描述来决定如何布局逻辑单元到FPGA内部。一旦布置当目标是Xilinx的器件，有一个额外步骤—创建PROM文件。这步工作是可以为开发板上的Xilinx配置器件创建一个文件。用方面的简要信息。这些信息可以被和打印。框可以关闭，您可以在System面板下的Output选项中再次打开。编图6-27：FPGA编程 图6-29：成功后显示的虚拟仪这一阶段的流程是用来给NanoBoard上或其他的开发板上的FPGA器件程序。这一后才能通过JTAG到目标器件上，在状态栏会显示当前进度。一旦成功，器件下面的文字将从'Reset'变为'Programmed'（6-28）NEXUS功能的虚拟仪器将在调试链路中显示'Running'（图6-29）。构建我们FPGA设计项些厂商工具完成布局和布线，AltiumDesigner与工具的交互对用户来说是不用关心的，我选择View»DevicesView或点击中的DevicesView图标确保LIVE复选框被选中。您应该会看到一张NanoBoard平台的以及在中间的区第一次构建设计，颜色指标的每个按钮会出现红色。点击编程FPGA开始整个构建的进程。SystemMessagesOutput选项中获得。 变为运行。恭喜我们现在可以开始在该处理器上进行嵌入式代码开发了DSFAltiumDesigner的嵌入式工程中增加了一种新的设备软件框架（DeviceSoftwareFramework）。DSF被用来简化嵌入式应用的开发。DSF简述AltiumDesigner支持的所有目标处理器上，包括嵌入式支持的内核和32Mcu。FileNewProjectEmbeddedProject，或在文件面板点击选择空入式工程保存在FGPA工程文件夹下的一个子文件夹内。建立相关的源文件。AltiumDesignerC选择File»New»CSource,或者工程面板下嵌入式工嵌入式工程，并输入名称Main.C，并点击保存。嵌入式工程可以独立开发，但很快您需要将其在运行目标处理器上运行。Altium示并蓝色显示。将工程到TSK3000A_1处理器中。C#define#define#include#include#define#definevoid{LEDS=}编译和源代码到TSK3000处理器，运行在NanoBoard平台上。当在该程序完全后，您应该看到在NanoBoard上的LED点亮了其值为0x55h。在本的开篇，我们，建立一个完整的应用程序，它能够从头捕获图创建嵌入式工程，创建内选择Sections/ Areas下OptionsforEmbeddedProjectSpin.PrjEmb框。AddSection在Section框单击OK关闭OptionsforEmbeddedProjectSpin.PrjEmb框缓存和显示缓存。打开Main.C文件并添加以下代码行：//// y#pragmasection.bss=.disvolatilepixel_tdisy[TFT_XRES*#pragma//Capture#pragmasectionvolatilepixel_tcapture[#pragma同外设连尽管我们提供了一些高级的设备，AltiumDesigner同样提供软件程序接口，使这些DeviceSoftwareFramework(DSF)，您可以跳过处理底层的接口转而专注开发更高级别的控制程序。并且在持续不断的更新DSF。所有的源代#defineDSF_IMPLEMENTvga_context_tdisy_settings;//Resolutionof input,forPAL-#define #define 580// (WIDTH* HEIGHT*sizeof(pixel_t)) :definesfor _X0 WIDTH/2) _XMIN( _X0- _XMAX WIDTH- _Y0 HEIGHT/2) _YMIN( _Y0- _YMAX HEIGHT- //TFTtypedefuint16_t//Resolutionof#define #define //TFT:definesfor#defineTFT_X0 (TFT_XRES/2)#defineTFT_XMIN (TFT_X0-TFT_XRES)#define (TFT_XRES-#defineTFT_Y0 (TFT_YRES/2)#defineTFT_YMIN (TFT_Y0-TFT_YRES)#define (TFT_YRES-vga_context_tdisy_settings;//Disy#pragmasection.bss=.disvolatilepixel_tdisy[TFT_XRES*#pragma//Capture#pragmasectionvolatilepixel_tcapture[#pragma#definePI#define void{uint32_tline;uint32_tpixel;pixel_t*inpixel;uint8_tcount=//MainProcessorclockclocks_per_sec ;//Assumingwerunat50//InitializeTFT vga16_init(&disy_settings,Base_ y,(uintptr_t)disy,CLOCKS_PER_SEC,VGA16_TFT);/*I2C// bt656_init(&capture_settings,Base_ Capture,Base_I2CM_W_1,(void*)capture,_BUFFER_SIZE,BT656_RGB16, bt656_set_linesize(&capture_settings,WIDTH);bt656_set_scale(&capture_settings,1,1);bt656_set_crop(&capture_settings,(PALWIDTH- WIDTH)/2,(PALHEIGHT- HEIGHT)/2,(PALWIDTH-WIDTH)/2,(PALHEIGHT- HEIGHT)/2);bt656_set_buffer(&capture_settings,(uint32_t*)while{outpixel= for(line=0;line<TFT_YRES;{for(pixel=0;pixel<TFT_XRES;{*outpixel=capture[(pixel+( WIDTH-TFT_XRES)/2)+((line+(HEIGHT-TFT_YRES)/2)*WIDTH)];}}}LEDS=}} 我们创建的Spinning Spin工程只能看到固定的图像。原因在于我们想通过这次地Stepbystep的示例向您展示AltiumDesigner究竟可以做什么。如果您想进一步了解快速缩放，旋转的图像开发工程，可以参考AltiumDesigner的安装文件夹下的Samples\NB2DSK1Examples\CHCImageRotation。在这里您能看到所有的源代码，可能7.7.FPGA利用原理图方式创建项FPGA工FPGAFileNewProject新建一个工FPGA原理图连转换到HDLs的过程对原理图文档是有要求的，无论如何必须保证转化过程的顺利完成及生成的HDL源文件的有效性。HDL VHDLVerilog子文档的关联方式同原理图子图的关联方式相同,其命名方式都是以原理HDL源文件名不同VHDLVerilog实使用总线和总线连接

PORTA[7..0]PORTB[7..0]

JB型的总线连接器以外，所有的总线连接器引脚都是有输入输出方向的，使FPGA设计中使用总线连接器会破坏其他原理图中已确定的连通性，然而使用总线连接称不同数字下标的网络(Data[0]Data[1],Data[2],等)。上述总线连接器例子中表示的是如何使用JB射到IndexB总线。当使用JB型连接器时这些下标必须被确定。JB型总线连接器，将标为总线并连接到总线中的网络逐个匹配LeftBus↔IndexA↔IndexB↔Right于另一宽度的范围之内）。图6-29的匹配关系是：ADDR9↔IndexA9↔IndexB9↔ROMADDR9,thrutoADDR0↔IndexA0↔IndexB0↔ROMADDR0(在上图的例子中ROMADDR10至ROMADDR13是未连接的FPGA原理图预综合的IP元FPGA原理图符号连接到一个预综合的EDIF模型。物理外备器件，并且能和FPGA上的PIN连接。处理器内器\ProgramFiles\Altium当时公布的手册支持以下的处理器和相应的嵌TSK80–兼容Z80指令系统单片机PPC405AVirtexFPGAs的嵌入式PowerPCTSK300032-bitRISC处理AcCoreMP7软处理器核,适用于Ac的器AlNiosII软处理器核,适用于Al的器核ARM7,ARM9,ARM9E&ARM10E族LPC2100,LPC2200,LPC2300&ARM7-基于NXP部分处理DesktopNanoBoardport

7-6：设设备元通用元Generic.IntLib库中包含了设计中要用到的各bus的完整可以参考文档:CR0118FPGAGenericLibraryGuide.pdf.当查找元件库时可以使用通配符号（如来过滤搜索 例子–创建务您需要使用如图7-8所示的器件库中的元件：FPGAGeneric.IntLibFPGANanoBoardPortPlugin.IntLib两个元件库中的元件,按图7-9放置和连接原理图中的元件。NameinCLK_BRDQ[7 FPGAFPGA FPGAI0 FPGA FPGA器件内部，但我们还需要更详细的信息把FPGA原理图上的端口映射到实际FPGA器件的物理引脚上。这个过程我们称之为约束文特殊文件，这部分信息在一个单独的文件中—叫做‘约束文件’。FPGA设计中的这种逻辑定义能够快速、方便地重新配置到其它和PCB布局中。 PCBFPGA器件。在这种情况下，从每次设计更替的过程中一个单独和电路板约束信息Deviceandboardconstraint资源约束信息Deviceresourceconstraint工程或设计约束信Projectordesignconstraint\ProgramFiles\AltiumDesigner\Library\Fpga.为防止这些系统文件被无意 FPGA工程自动配执行菜单View»DevicesView或者单击 上的图ConfigureFPGAProject»<ProjectName>。图7-11：时会弹出当前FPGA工程的配置管理窗口。练习执行菜单View»DevicesView或者单击屏幕上方 上的图标切换到设备连接状 .PrjFpg，如图7-11所示。件：AltiumDesigner\Library\FPGAdirectory。当我们按照这样使用自动配置，AltiumDesigner将检索我们插在NanoBoard上的子板和各种外设板的信息，并添加所要的约束文单击OK关闭窗口，这时会在主窗口中显示出硬JTAG链路。您会发现有个新的Files文件夹，一些文件用快捷方式图标表示。FPGA工程，选择AddNewtoProject»ConstraintFile添加一个空的约束文件。Design>>Add/ModifyConstraintPort在theAdd/ModifyPortConstraint框里设置Target为ConstraintKindConstraintValue单击OK关闭Add/ModifyPortConstraint框NanoBoard建一个独立程序的编译过程。在本节中讨论建立一个FPGA设计到可到目标的控制构建把原理图或者数字电路的VHDL描述转换为可以到FPGA器件的bit文件是一个相当FPGA开发工具供应商，AltiumDesignerFPGA供应商的后端工具提供了一个透明的接口。目前AltiumDesigner支持与AcDesigner(Ac),QuartusII(Al),ispLEVER到最终到FPGA上所需的各个控制过程。板型号。在上面的实例中，它已经检测到已安装的Spartan3子板。通过这一信息，键单击ProgramFPGA按钮。这个过程会调用运行中需要的构建程序。在上面的例子中，构理解构建练习–NanoBoard上运 NanoboardAltiumDesigner中，NanoBoard是非常重要的加快开发程的嵌入式设备。它具有一系列的设备，并具有强大的扩展功能，从而适应多种嵌入式应用设计。在这一章中讲解一个工程师如何去有效的使用Nanoboard的功能。NanoBoardNanoBoard3个主要的通信通道。完全掌握全部的通道的意义并不是必须的，但是开发DevicesView使开发者对整个通信流程有了清晰明了的掌NanoTalkJTAG硬件JTAG硬是能够将多个物理设备连接起来的一系列的通信通道。通过将上位机的TDO管脚与下位机的TDI管脚相连，就可以把JTAG设备连接起来。JTAG硬件链在来。当使用任何接器的时候，JTAG链必须是完好的，也就是说TDI/TDO链必须与NanoBoard相连。JTAG软个之所以被成为软链是因为它没有与物理设备连在一起，而是与FPGA设备中的软件或者可的工具连接到一起。NanoBoard控制

自定义设计中，这个时钟跟从FPGANanoBoardPort-Plugin.IntLib库中放置CLOCK_BOARD元件一样简单统使用了续可编程的时钟源（ICS307-02），它能够生成从6HZ到200MHZ的时钟频率。通过ClockControlOptions按钮可以对IC时钟控制寄存器进行高级。FPGA虚拟计提供了一个LED的输出，这样我们可以马上验证这个电路是否符合我们的设计的要求。但是我们如何验证其他的设计呢？在这节中，介绍一系列的嵌入式工具，这些工具能够集成到FPGA设计中，从而使片上调试更为便利。片上调众多嵌入式工程师对FPGA设计的调试比较关心；但是一个工程师如何看到FPGA的内部电FPGA设备的通用性功能中包括了常用的检频率计数8-5：8-5：I/OLED816位的组个新的HEX值能修改成整个字节或字。可配置的数字IO97125式，LED16进制显示出来。输出方式也是多种一个预值并且包含一个16进制的显示。并且输出根据已选择的方式可以通过多种方法进行独能够能够接受3中不同设置的64位信号,在右边的仪器具有1个16位的信号.通过配置 逻辑分析仪是一个配置元件。通过配置可以同时捕捉8，16，31或者64位信号。捕捉状态的多少是根据捕捉内存的大小定义的；内存的大小从1K4K不同（使用FPGA内部内存器资源）。逻辑分析仪通过配置也可以使用外扩的内存。这个需要与FPGA内存或者OFF-放置好可以配置的逻辑分析仪后，仪器符号并在浮动菜单中选择Configure来打FPGA仪器的集成库中包括了众多的逻辑分析仪元件。逻辑分析仪是可配置的样Waveform y项设置中相对于时间轴进行准确的设置。点击ShowDigitalWaves显示数字信号波形。0V到允许的最大计数电压，测量的默认值为3.3V。点击ShowogWaves按钮可以显示模拟信号波形。放大和缩连续显示仪可以打开/关闭持续更新显示。FPGA

COMPM8B 路设定时钟频率为50MHz。8-13：NanoBoardTimeBase按钮打开设置框对频率进行更改。另外还需要确认频率的占空比为50%。框框8-14：后，点击OK。 率一样。根据图8-16进行其他控制参数的设置。并调整输入输出缓冲器的输出。观察电路中频率脉冲间隔