数字电子技术（全套课件377P）

数字电子技术第1章数制与代码1.1概述1.2数制与编码退出学习要点：了解数字电路的基本概念二进制、二进制与十进制的相互转换1.1概述1数字信号与数字电路2数字电路的特点与分类退出1数字信号与数字电路模拟信号：在时间上和数值上连续的信号。数字信号：在时间上和数值上不连续的（即离散的）信号。uu模拟信号波形数字信号波形tt对模拟信号进行传输、处理的电子线路称为模拟电路。对数字信号进行传输、处理的电子线路称为数字电路。2数字电路的的特点与分类（1）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态（即0和1两个逻辑值）。（2）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之间的关系。（3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态即可。1、数字电路的特点2、数字电路的分类（2）按所用器件制作工艺的不同：数字电路可分为双极型（TTL型）和单极型（MOS型）两类。（3）按照电路的结构和工作原理的不同：数字电路可分为组合逻辑电路和时序逻辑电路两类。组合逻辑电路没有记忆功能，其输出信号只与当时的输入信号有关，而与电路以前的状态无关。时序逻辑电路具有记忆功能，其输出信号不仅和当时的输入信号有关，而且与电路以前的状态有关。（1）按集成度分类：数字电路可分为小规模（SSI，每片数十器件）、中规模（MSI，每片数百器件）、大规模（LSI，每片数千器件）和超大规模（VLSI，每片器件数目大于1万）数字集成电路。集成电路从应用的角度又可分为通用型和专用型两大类型。1.2数制与代码1.1进位计数制1.2数制转换1.3常用代码退出（1）进位制：表示数时，仅用一位数码往往不够用，必须用进位计数的方法组成多位数码。多位数码每一位的构成以及从低位到高位的进位规则称为进位计数制，简称进位制。1.1进位计数制（2）基数：进位制的基数，就是在该进位制中可能用到的数码个数。（3）位权（位的权数）：在某一进位制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。某个数位上数码为1是所表征的数值数码为：0～9；基数是10。运算规律：逢十进一，即：9＋1＝10。十进制数的权展开式：1、十进制５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100称为十进制的权。各数位的权是10的幂。同样的数码在不同的数位上代表的数值不同。＋任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称权展开式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－22、二进制数码为：0、1；基数是2。运算规律：逢二进一，即：1＋1＝10。二进制数的权展开式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10加法规则：0+0=0，0+1=1，1+0=1，1+1=10乘法规则：0.0=0，0.1=0，1.0=0，1.1=1运算规则各数位的权是２的幂二进制数只有0和1两个数码，它的每一位都可以用电子元件来实现，且运算规则简单，相应的运算电路也容易实现。数码为：0～7；基数是8。运算规律：逢八进一，即：7＋1＝10。八进制数的权展开式：如：(207.04)8＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2＝(135.0625)103、八进制4、十六进制数码为：0～9、A～F；基数是16。运算规律：逢十六进一，即：F＋1＝10。十六进制数的权展开式：如：(D8.A)16＝13×161

＋8×160＋10×16－1＝(216.625)10各数位的权是8的幂各数位的权是16的幂结论①一般地，N进制需要用到N个数码，基数是N；运算规律为逢N进一。②如果一个N进制数M包含ｎ位整数和ｍ位小数，即(an-1an-2…a1a0·a－1a－2…a－m)2则该数的权展开式为：(M)2

＝an-1×Nn-1

＋

an-2×Nn-2

＋…＋a1×N1＋

a0

×N0＋a－1×N-1＋a－2×N-2＋…＋a－m×N-m③由权展开式很容易将一个N进制数转换为十进制数。按权展开的N进制数是个十进制数1.2数制转换（1）二进制数转换为八进制数：将二进制数由小数点开始，整数部分向左，小数部分向右，每3位分成一组，不够3位补零，则每组二进制数便是一位八进制数。将N进制数按权展开，即可以转换为十进制数。1、二进制数与八进制数的相互转换1101010.01000＝(152.2)8（2）八进制数转换为二进制数：将每位八进制数用3位二进制数表示。 =011111100.010110(374.26)82、二进制数与十六进制数的相互转换111010100.0110000＝(1D4.6)16=101011110100.01110110(AF4.76)16

二进制数与十六进制数的相互转换，按照每4位二进制数对应于一位十六进制数进行转换。3、十进制数转换为二进制数采用的方法—基数连除、连乘法原理：将整数部分和小数部分分别进行转换。整数部分采用基数连除法，小数部分采用基数连乘法。转换后再合并。整数部分采用基数连除法，先得到的余数为低位，后得到的余数为高位。小数部分采用基数连乘法，先得到的整数为高位，后得到的整数为低位。所以：(44.375)10＝(101100.011)2采用基数连除、连乘法，可将十进制数转换为任意的N进制数。

用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。

用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。1.3常用代码

数字系统只能识别0和1，怎样才能表示更多的数码、符号、字母呢？用编码可以解决此问题。

1.3.1二-十进制代码：用4位二进制数b3b2b1b0来表示十进制数中的0~9十个数码。简称BCD码。2421码的权值依次为2、4、2、1；余3码由8421码加0011得到；格雷码是一种循环码，其特点是任何相邻的两个码字，仅有一位代码不同，其它位相同。

用四位自然二进制码中的前十个码字来表示十进制数码，因各位的权值依次为8、4、2、1，故称8421BCD码。

1.3.2可靠性代码格雷码任何相邻的两个码组（包括首、尾两个码组）中，只有一个码元不同。码距：在编码技术中，把两个码组中不同的码元的个数叫做这两个码组的距离，简称码距。2.奇偶校验码（1）使每一个码组中信息位和校验位的“1”的个数之和为奇数，称为奇校验；（2）使每一个码组中信息位和校验位的“1”的个数之和为偶数，称为偶校验；1.3.3字符代码本章小结

日常生活中使用十进制，但在计算机中基本上使用二进制，有时也使用八进制或十六进制。利用权展开式可将任意进制数转换为十进制数。将十进制数转换为其它进制数时，整数部分采用基数除法，小数部分采用基数乘法。利用1位八进制数由3位二进制数构成，1位十六进制数由4位二进制数构成，可以实现二进制数与八进制数以及二进制数与十六进制数之间的相互转换。二进制代码不仅可以表示数值，而且可以表示符号及文字，使信息交换灵活方便。BCD码是用4位二进制代码代表1位十进制数的编码，有多种BCD码形式，最常用的是8421BCD码。第2章基本逻辑运算及集成逻辑门2.1基本逻辑运算2.2常用复合逻辑2.3正负逻辑2.4集成逻辑门退出事物往往存在两种对立的状态，在逻辑代数中可以抽象地表示为0和1，称为逻辑0状态和逻辑1状态。逻辑代数是按一定的逻辑关系进行运算的代数，是分析和设计数字电路的数学工具。在逻辑代数，只有０和１两种逻辑值，有与、或、非三种基本逻辑运算，还有与或、与非、与或非、异或几种导出逻辑运算。

逻辑代数中的变量称为逻辑变量，用大写字母表示。逻辑变量的取值只有两种，即逻辑0和逻辑1，0和1称为逻辑常量，并不表示数量的大小，而是表示两种对立的逻辑状态。逻辑是指事物的因果关系，或者说条件和结果的关系，这些因果关系可以用逻辑运算来表示，也就是用逻辑代数来描述。2.1基本逻辑运算2.1.1、与逻辑（与运算）与逻辑的定义：仅当决定事件（Y）发生的所有条件（A，B，C，…）均满足时，事件（Y）才能发生。表达式为：开关A，B串联控制灯泡YＹ＝ＡＢＣ…两个开关必须同时接通，灯才亮。逻辑表达式为：Ｙ＝ＡＢA、B都断开，灯不亮。A断开、B接通，灯不亮。A接通、B断开，灯不亮。A、B都接通，灯亮。这种把所有可能的条件组合及其对应结果一一列出来的表格叫做真值表。将开关接通记作1，断开记作0；灯亮记作1，灯灭记作0。可以作出如下表格来描述与逻辑关系：功能表实现与逻辑的电路称为与门。与门的逻辑符号：Ｙ＝ＡＢ真值表逻辑符号2.1.2、或逻辑（或运算）或逻辑的定义：当决定事件（Y）发生的各种条件（A，B，C，…)中，只要有一个或多个条件具备，事件（Y）就发生。表达式为：开关A，B并联控制灯泡YＹ＝Ａ＋Ｂ＋Ｃ＋…两个开关只要有一个接通，灯就会亮。逻辑表达式为：Ｙ＝Ａ+ＢA、B都断开，灯不亮。A断开、B接通，灯亮。A接通、B断开，灯亮。A、B都接通，灯亮。实现或逻辑的电路称为或门。或门的逻辑符号：Y=A+B真值表功能表逻辑符号2.1.3、非逻辑（非运算）非逻辑指的是逻辑的否定。当决定事件（Y）发生的条件（A）满足时，事件不发生；条件不满足，事件反而发生。表达式为：Ｙ＝Ａ开关A控制灯泡Y实现非逻辑的电路称为非门。非门的逻辑符号：Y=AA断开，灯亮。A接通，灯灭。真值表功能表逻辑符号2.2常用复合逻辑（1）与非运算：逻辑表达式为：（2）或非运算：逻辑表达式为：一端接“1”可以实现“非门”一端接“0”可以实现“非门”（3）异或运算：逻辑表达式为：（4）与或非运算：逻辑表达式为：2.3正负逻辑2.3.1正负逻辑数字系统中，逻辑值用逻辑电平表示。用逻辑高电平UOH表示逻辑“真”，用逻辑低电平UOL表示逻辑“假”，称为正逻辑；反之为负逻辑。2.3.2逻辑运算的优先级[长非号、括号][乘][异或、同或][加]

高低2.3.3逻辑运算的完备性2.4集成逻辑门2.4.1TTL与非门2.4.2OC门和三态门2.4.3MOS集成逻辑门2.4.4集成逻辑门的使用问题退出获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态。逻辑0和1：电子电路中用高、低电平来表示。逻辑门电路：用以实现基本和常用逻辑运算的电子电路。简称门电路。基本和常用门电路有与门、或门、非门（反相器）、与非门、或非门、与或非门和异或门等。

集成逻辑门双极性晶体管逻辑门

单极性绝缘栅场效应管逻辑门TTLECLI2LPMOSNMOSCMOS2.4.1TTL与非门1、TTL与非门①输入信号不全为1：如UA=0.3V，UB=3.6V3.6V0.3V1V则UB1=UIL+UBE1=0.3+0.7=1V，V2、V5截止，V3、V4导通忽略iB3，输出端的电位为：输出F为高电平，关闭状态UF≈UC2-UBE3-UBE4=5―0.7―0.7＝3.6V3.6V3.6V②输入信号全为1：如UA=UB=3.6V2.1V则UB1=2.1V，V2、V5、

V3导通，V4截止输出端的电位为：UF=UCES5＝0.3V输出F为低电平，开门状态功能表真值表逻辑表达式输入有低，输出为高；输入全高，输出为低。74LS00内含4个2输入与非门，74LS20内含2个4输入与非门。TTL与非门主要参数（1）输出高电平UOH：与非门至少一个输入端接低电平时的输出电压。产品规范值UOH=2.4~3.6V，标准高电平UOH＝3V。（2）输出低电平UOL：与非门的输入全为高电平时的输出电压。产品规范值UOL=0~0.5V，标准低电平UOL＝0.3V。（3）开门电平UON：保证与非门输出标准低电平时，允许输入的高电平的最小值。它表示使与非门进入开门状态的最小输入电平。一般TTL门电路的UON≈1.4~1.8V。（4）关门电平UOFF：保证与非门输出标准高电平的90%(2.7V)时，允许输入的低电平的最大值。即UOFF是为使与非门进入关门状态所需要输入的最高电平。一般TTL门电路的UOFF≈0.8~1V。（5）噪声容限UNH和UNL：在保证与非门输出低电平的前提条件下，允许叠加在输入高电平上的最大负向干扰电压。UNH=UIN-UON=3-1.8=1.2V

在保证与非门输出高电平的前提条件下，允许叠加在输入低电平上的最大正向干扰电压。UNL=UOFF-UIL=0.8-0.3=0.5V

TTL与非门主要参数及系列集成电路（6）平均传输延迟时间tpd：从输入端接入高电平开始，到输出端输出低电平为止，所经历的时间叫导通延迟时间（tpHL）；从输入端接入低电平开始，到输出端输出高电平为止，所经历的时间叫截止延迟时间（tpLH）。

tpd=(tpHL+tpLH)/2=3~40ns

平均传输延迟时间是衡量门电路运算速度的重要指标。（7）空载功耗：输出端不接负载时，门电路消耗的功率。静态功耗是门电路的输出状态不变时，门电路消耗的功率。其中：截止功耗POFF是门输出高电平时消耗的功率；导通功耗PON是门输出低电平时消耗的功率。PON>POFF（8）功耗延迟积M：平均延迟时间tpd和空载导通功耗PON的乘积。

M=PON×

tpd（9）输入短路电流(低电平输入电流)IIS：与非门的一个输入端直接接地（其它输入端悬空）时，由该输入端流向参考地的电流。约为1.5mA。

（10）输入漏电流(高电平输入电流)IIH：与非门的一个输入端接高电平（其它输入端悬空）时，流入该输入端的电流。一般为几十微安。（11）最大灌电流IOLmax：在保证与非门输出标准低电平的前提下，允许流进输出端的最大电流，约几十毫安。（12）最大拉电流IOHmax

：在保证与非门输出标准高电平并且不出现过功耗的前提下，允许流出输出端的最大电流，约几毫安。（13）扇入系数NI：指门电路的输入端数。NI≤5，不超过8

（14）扇出系数NO：在保证门电路输出正确的逻辑电平和不出现过功耗的前提下，其输出端允许连接的同类门的输入端数。它表示门电路的带负载能力。一般NO≥8，功率驱动门的NO可达25。（15）最小负载电阻RLmin：为保证门电路输出正确的逻辑电平，在其输出端允许接入的最小电阻（或最小等效电阻）。

一般RLmin==200Ω（16）输入高电平UIH和输入低电平UIL：一般UIH≥2V,UIL≤0.8VTTL系列集成电路①74：标准系列，前面介绍的TTL门电路都属于74系列，其典型电路与非门的平均传输时间tpd＝10ns，平均功耗P＝10mW。②74H：高速系列，是在74系列基础上改进得到的，其典型电路与非门的平均传输时间tpd＝6ns，平均功耗P＝22mW。③74S：肖特基系列，是在74H系列基础上改进得到的，其典型电路与非门的平均传输时间tpd＝3ns，平均功耗P＝19mW。④74LS：低功耗肖特基系列，是在74S系列基础上改进得到的，其典型电路与非门的平均传输时间tpd＝9ns，平均功耗P＝2mW。74LS系列产品具有最佳的综合性能，是TTL集成电路的主流，是应用最广的系列。2.4.2、OC门及TSL门问题的提出：为解决一般TTL与非门不能线与而设计的。①A、B不全为1时，uB1=1V，V2、V5截止，F=1。接入外接电阻RC后：②A、B全为1时，uB1=2.1V，V2、V5饱和导通，F=0。外接电阻RC的取值范围为：OC门OC门的应用（1）实现多路信号在总线（母线）上的分时传输；（2）实现电平转换---抬高输出高电平；（3）驱动非逻辑性负载。驱动LED驱动干簧继电器驱动脉冲变压器驱动电容负载，构成锯齿波发生器（4）实现“与或非”运算TSL门①G＝0时，二极管VD导通，V1基极和V2基极均被钳制在低电平，因而V2～V5均截止，输出端开路，电路处于高阻状态。结论：电路的输出有高阻态、高电平和低电平3种状态。②G＝1时，二极管VD截止，TSL门的输出状态完全取决于输入信号A的状态，电路输出与输入的逻辑关系和一般反相器相同，即：F=A，A＝0时F＝1，为高电平；A＝1时F＝0，为低电平。TSL门的应用：①作多路开关：E=0时，门G1使能，G2禁止，Y=A；E=1时，门G2使能，G1禁止，Y=B。②信号双向传输：E=0时信号向右传送，B=A；E=1时信号向左传送，A=B。③构成数据总线：让各门的控制端轮流处于低电平，即任何时刻只让一个TSL门处于工作状态，而其余TSL门均处于高阻状态，这样总线就会轮流接受各TSL门的输出。2.4.3MOS集成逻辑门1、CMOS非门（1）UI＝0V时，V1截止，V2导通。输出电压UO＝VDD＝10V。（2）UI＝10V时，V1导通，V2截止。输出电压UO＝0V。2、CMOS与非门、或非门、与门、或门、与或非门和异或门CMOS与非门①A、B当中有一个或全为低电平时，V2、V1中有一个或全部截止，V4、V3中有一个或全部导通，输出F为高电平。②只有当输入A、B全为高电平时，V2和V1才会都导通，V4和V3才会都截止，输出F才会为低电平。CMOS或非门①只要输入A、B当中有一个或全为高电平，V3、V4中有一个或全部截止，V1、V2中有一个或全部导通，输出F为低电平。②只有当A、B全为低电平时，V3和V4才会都导通，V1和V2才会都截止，输出F才会为高电平。CMOS传输门①C＝0、，即C端为低电平（0V）、端为高电平（＋VDD）时，V1和V2都不具备开启条件而截止，输入和输出之间相当于开关断开一样。②C＝1、，即C端为高电平（＋VDD）、端为低电平（0V）时，V1和V2都具备了导通条件，输入和输出之间相当于开关接通一样，uo＝ui。CMOSTSL门①G=1时，V1、V4均截止，F与地和电源都断开了，输出端呈现为高阻态。②G=0时，V1、V4均导通，V2、V3构成反相器。可见电路的输出有高阻态、高电平和低电平3种状态，是一种三态门。4、CMOS逻辑电路的特点（与TTL门比较）（1）CMOS电路的工作速度比TTL电路的低。（2）输入阻抗高。（3）扇出系数NO大。CMOS带负载的能力比TTL电路强。（4）CMOS电路的静态功耗比TTL电路小得多。门电路的功耗只有几个μW，中规模集成电路的功耗也不会超过100μW。（5）CMOS集成电路的集成度比TTL电路高。（6）CMOS电路的电源电压允许范围较大，约在3～20V。（7）输出高低电平摆幅大。△UO≈UDD，而TTL摆幅只有3V。（8）抗干扰能力强。噪声容限达UDD/3，而TTL只有0.4V左右。（9）CMOS电路温度稳定性好。同时抗辐射能力强。（10）电路结构及制作工艺简单，成本较低。（11）输入高、低电平UIH和UIL均受电源电压UDD限制。（12）拉电流IOL<5mA,比TTL的IOL(约20mA)小。CMOS数字电路的特点（1）TTL电路多余的输入端悬空表示输入为高电平。为防止引入干扰，通常不允许其输入端悬空。对于与门和与非门的多余输入端，使其输入高电平；对于或门和或非门的多余输入端，使其输入低电平。（2）MOS门的输入端是MOS管的绝缘栅极，易被击穿，因此MOS门多余的输入端不允许悬空，否则电路将不能正常工作。MOS门的输入端通过电阻R接地时，不论R多大，该端都相当于接入低电平。2.4.3集成逻辑门使用中的实际问题1、多余输入端的处理TTL电路和CMOS电路之间一般不能直接连接，而需利用接口电路进行电平转换或电流变换才可进行连接，使前级器件的输出电平及电流满足后级器件对输入电平及电流的要求，并不得对器件造成损害。2、接口电路

①利用半导体器件的开关特性，可以构成与门、或门、非门、与非门、或非门、与或非门、异或门等各种逻辑门电路，也可以构成在电路结构和特性两方面都别具特色的三态门、OC门、OD门和传输门。②随着集成电路技术的飞速发展，分立元件的数字电路已被集成电路所取代。③TTL电路的优点是开关速度较高，抗干扰能力较强，带负载的能力也比较强，缺点是功耗较大。④CMOS电路具有制造工艺简单、功耗小、输入阻抗高、集成度高、电源电压范围宽等优点，其主要缺点是工作速度稍低，但随着集成工艺的不断改进，CMOS电路的工作速度已有了大幅度的提高。本节小结第3章布而代数与逻辑函数化简学习要点：三种基本运算，基本公式、定理和规则。逻辑函数及其表示方法。逻辑函数的公式化简法与卡诺图化简法。无关项及其在逻辑函数化简中的应用。3.1基本公式和规则3.1.1逻辑代数的公式和定理（1）常量之间的关系（2）基本公式（3）基本定理(A+B)(A+C)=AA+AB+AC+BC分配率A(B+C)=AB+AC=A+AB+AC+BC等幂率AA=A=A(1+B+C)+BC分配率A(B+C)=AB+AC=A+BC0-1率A+1=1证明分配率：A+BC=(A+B)(A+C)证明：（4）常用公式分配率A+BC=(A+B)(A+C)互补率A+A=10-1率A·1=1互补率A+A=1分配率A(B+C)=AB+AC0-1率A+1=1例如，已知等式，用函数Y=AC代替等式中的A，根据代入规则，等式仍然成立，即有：3.1.2逻辑代数运算的基本法则（1）代入法则：任何一个含有变量A的等式，如果将所有出现A的位置都用同一个逻辑函数代替，则等式仍然成立。这个规则称为代入规则。（2）反演法则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式就是函数Y的反函数Y（或称补函数）。这个规则称为反演规则。例如：（3）对偶法则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量保持不变，则可得到的一个新的函数表达式Y＇，Y＇称为函Y的对偶函数。这个规则称为对偶规则。例如：对偶规则的意义在于：如果两个函数相等，则它们的对偶函数也相等。利用对偶规则,可以使要证明及要记忆的公式数目减少一半。例如：

注意：在运用反演规则和对偶规则时，必须按照逻辑运算的优先顺序进行：先算括号，接着与运算，然后或运算，最后非运算，否则容易出错。5、逻辑函数及其相等概念（1）逻辑表达式：由逻辑变量和与、或、非3种运算符连接起来所构成的式子。在逻辑表达式中，等式右边的字母A、B、C、D等称为输入逻辑变量，等式左边的字母Y称为输出逻辑变量，字母上面没有非运算符的叫做原变量，有非运算符的叫做反变量。（2）逻辑函数：如果对应于输入逻辑变量A、B、C、…的每一组确定值，输出逻辑变量Y就有唯一确定的值，则称Y是A、B、C、…的逻辑函数。记为

注意：与普通代数不同的是，在逻辑代数中，不管是变量还是函数，其取值都只能是0或1，并且这里的0和1只表示两种不同的状态，没有数量的含义。（3）逻辑函数相等的概念：设有两个逻辑函数它们的变量都是A、B、C、…，如果对应于变量A、B、C、…的任何一组变量取值，Y1和Y2的值都相同，则称Y1和Y2是相等的，记为Y1=Y2。

若两个逻辑函数相等，则它们的真值表一定相同；反之，若两个函数的真值表完全相同，则这两个函数一定相等。因此，要证明两个逻辑函数是否相等，只要分别列出它们的真值表，看看它们的真值表是否相同即可。证明等式：3.1.3逻辑函数的表达式一个逻辑函数的表达式可以有与或表达式、或与表达式、与非-与非表达式、或非-或非表达式、与或非表达式5种表示形式。一种形式的函数表达式相应于一种逻辑电路。尽管一个逻辑函数表达式的各种表示形式不同，但逻辑功能是相同的。1、逻辑函数的最小项及其性质（1）最小项：如果一个函数的某个乘积项包含了函数的全部变量，其中每个变量都以原变量或反变量的形式出现，且仅出现一次，则这个乘积项称为该函数的一个标准积项，通常称为最小项。

3个变量A、B、C可组成(2^3)8个最小项：（2）最小项的表示方法：通常用符号mi来表示最小项。下标i的确定：把最小项中的原变量记为1，反变量记为0，当变量顺序确定后，可以按顺序排列成一个二进制数，则与这个二进制数相对应的十进制数，就是这个最小项的下标i。

3个变量A、B、C的8个最小项可以分别表示为：（3）最小项的性质：①任意一个最小项，只有一组变量取值使其值为1。③全部最小项的和必为1。ABCABC②任意两个不同的最小项的乘积必为0。2、逻辑函数的最小项表达式任何一个逻辑函数都可以表示成唯一的一组最小项之和，称为标准与或表达式，也称为最小项表达式.对于不是最小项表达式的与或表达式，可利用公式A＋A＝1和A(B+C)＝AB＋BC来配项展开成最小项表达式。如果列出了函数的真值表，则只要将函数值为1的那些最小项相加，便是函数的最小项表达式。m1＝ABCm5＝ABCm3＝ABCm1＝ABC将真值表中函数值为0的那些最小项相加，便可得到反函数的最小项表达式。本节小结

逻辑代数是分析和设计数字电路的重要工具。利用逻辑代数，可以把实际逻辑问题抽象为逻辑函数来描述，并且可以用逻辑运算的方法，解决逻辑电路的分析和设计问题。与、或、非是3种基本逻辑关系，也是3种基本逻辑运算。与非、或非、与或非、异或则是由与、或、非3种基本逻辑运算复合而成的4种常用逻辑运算。逻辑代数的公式和定理是推演、变换及化简逻辑函数的依据。3.2逻辑函数的化简3.2.1逻辑函数的最简表达式3.2.2逻辑函数的公式化简法3.2.3逻辑函数的图形化简法3.2.4含随意项的逻辑函数的化简退出逻辑函数化简的意义：逻辑表达式越简单，实现它的电路越简单，电路工作越稳定可靠。3.2.1逻辑函数的最简表达式1、最简与或表达式乘积项最少、并且每个乘积项中的变量也最少的与或表达式。最简与或表达式2、最简与非-与非表达式非号最少、并且每个非号下面乘积项中的变量也最少的与非-与非表达式。①在最简与或表达式的基础上两次取反②用摩根定律去掉下面的非号3、最简或与表达式括号最少、并且每个括号内相加的变量也最少的或与表达式。①求出反函数的最简与或表达式②利用反演规则写出函数的最简或与表达式4、最简或非-或非表达式非号最少、并且每个非号下面相加的变量也最少的或非-或非表达式。①求最简或非-或非表达式②两次取反５、最简与或非表达式非号下面相加的乘积项最少、并且每个乘积项中相乘的变量也最少的与或非表达式。①求最简或非-或非表达式③用摩根定律去掉下面的非号②用摩根定律去掉大非号下面的非号3.2.2逻辑函数的公式化简法1、并项法逻辑函数的公式化简法就是运用逻辑代数的基本公式、定理和规则来化简逻辑函数。利用公式Ａ＋Ａ＝1，将两项合并为一项，并消去一个变量。

若两个乘积项中分别包含同一个因子的原变量和反变量，而其他因子都相同时，则这两项可以合并成一项，并消去互为反变量的因子。运用摩根定律运用分配律运用分配律2、吸收法如果乘积项是另外一个乘积项的因子，则这另外一个乘积项是多余的。运用摩根定律（１）利用公式Ａ＋ＡＢ＝Ａ，消去多余的项。（２）利用公式Ａ＋ＡＢ＝Ａ+Ｂ，消去多余的变量。

如果一个乘积项的反是另一个乘积项的因子，则这个因子是多余的。３、配项法（１）利用公式Ａ＝Ａ（Ｂ＋Ｂ），为某一项配上其所缺的变量，以便用其它方法进行化简。（２）利用公式Ａ＋Ａ＝1，为某项配上其所能合并的项。４、消去冗余项法利用冗余律ＡＢ＋ＡＣ＋ＢＣ＝ＡＢ＋ＡＣ，将冗余项ＢＣ消去。例：化简函数解：①先求出Y的对偶函数Y＇，并对其进行化简。②求Y＇的对偶函数，便得Ｙ的最简或与表达式。3.2.3逻辑函数的图形化简法1、卡诺图的构成逻辑函数的图形化简法是将逻辑函数用卡诺图来表示，利用卡诺图来化简逻辑函数。将逻辑函数真值表中的最小项重新排列成矩阵形式，并且使矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列，这样构成的图形就是卡诺图。卡诺图的特点是任意两个相邻的最小项在图中也是相邻的。（相邻项是指两个最小项只有一个因子互为反变量，其余因子均相同，又称为逻辑相邻项）。每个2变量的最小项有两个最小项与它相邻每个3变量的最小项有3个最小项与它相邻每个4变量的最小项有4个最小项与它相邻最左列的最小项与最右列的相应最小项也是相邻的最上面一行的最小项与最下面一行的相应最小项也是相邻的两个相邻最小项可以合并消去一个变量逻辑函数化简的实质就是相邻最小项的合并2、逻辑函数在卡诺图中的表示（1）逻辑函数是以真值表或者以最小项表达式给出：在卡诺图上那些与给定逻辑函数的最小项相对应的方格内填入1，其余的方格内填入0。m1m3m4m7m6m11m15m14（2）逻辑函数以一般的逻辑表达式给出：先将函数变换为与或表达式（不必变换为最小项之和的形式），然后在卡诺图上与每一个乘积项所包含的那些最小项（该乘积项就是这些最小项的公因子）相对应的方格内填入1，其余的方格内填入0。变换为与或表达式ＡＤ的公因子ＢＣ的公因子

说明：如果求得了函数Ｙ的反函数Ｙ，则对Ｙ中所包含的各个最小项，在卡诺图相应方格内填入0，其余方格内填入1。3、卡诺图的性质（1）任何两个（21个）标1的相邻最小项，可以合并为一项，并消去一个变量（消去互为反变量的因子，保留公因子）。（2）任何4个（22个）标1的相邻最小项，可以合并为一项，并消去2个变量。BＤＢＤＢＤＢＤ（3）任何8个（23个）标1的相邻最小项，可以合并为一项，并消去3个变量。ＤＢ

小结：相邻最小项的数目必须为2^n个才能合并为一项，并消去n个变量。包含的最小项数目越多，即由这些最小项所形成的圈越大，消去的变量也就越多，从而所得到的逻辑表达式就越简单。这就是利用卡诺图化简逻辑函数的基本原理。4、图形法化简的基本步骤逻辑表达式或真值表卡诺图11合并最小项①圈越大越好，但每个圈中标１的方格数目必须为个。②同一个方格可同时画在几个圈内，但每个圈都要有新的方格，否则它就是多余的。③不能漏掉任何一个标１的方格。最简与或表达式ＢＤＣＤＡＣＤ冗余项2233将代表每个圈的乘积项相加两点说明：①在有些情况下，最小项的圈法不只一种，得到的各个乘积项组成的与或表达式各不相同，哪个是最简的，要经过比较、检查才能确定。ＡＣＤ＋ＢＣＤ＋ＡＢＣ＋ＡＤ不是最简ＢＣＤ＋ＡＢＣ＋ＡＤ最简②在有些情况下，不同圈法得到的与或表达式都是最简形式。即一个函数的最简与或表达式不是唯一的。ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ3.2.4含随意项的逻辑函数的化简随意项：函数可以随意取值（可以为0，也可以为1）或不会出现的变量取值所对应的最小项称为随意项，也叫做约束项或无关项。1、含随意项的逻辑函数例如：判断一位十进制数是否为偶数。不会出现不会出现不会出现不会出现不会出现不会出现

说明×111100111×111010110×110100101×110010100×101100011×10101001001001000011100010000YABCDYABCD输入变量A，B，C，D取值为0000～1001时，逻辑函数Y有确定的值，根据题意，偶数时为1，奇数时为0。

A，B，C，D取值为1010～1111的情况不会出现或不允许出现，对应的最小项属于随意项。用符号“φ”、“×”或“d”表示。随意项之和构成的逻辑表达式叫做随意条件或约束条件，用一个值恒为0的条件等式表示。含有随意条件的逻辑函数可以表示成如下形式：2、含随意项的逻辑函数的化简在逻辑函数的化简中，充分利用随意项可以得到更加简单的逻辑表达式，因而其相应的逻辑电路也更简单。在化简过程中，随意项的取值可视具体情况取0或取1。具体地讲，如果随意项对化简有利，则取1；如果随意项对化简不利，则取0。不利用随意项的化简结果为：利用随意项的化简结果为：Y=AD+BCD3、变量互相排斥的逻辑函数的化简在一组变量中，如果只要有一个变量取值为1，则其它变量的值就一定为0，具有这种制约关系的变量叫做互相排斥的变量。变量互相排斥的逻辑函数也是一种含有随意项的逻辑函数。简化真值表本节小结

逻辑函数的化简有公式法和图形法等。公式法是利用逻辑代数的公式、定理和规则来对逻辑函数化简，这种方法适用于各种复杂的逻辑函数，但需要熟练地运用公式和定理，且具有一定的运算技巧。图形法就是利用函数的卡诺图来对逻辑函数化简，这种方法简单直观，容易掌握，但变量太多时卡诺图太复杂，图形法已不适用。在对逻辑函数化简时，充分利用随意项可以得到十分简单的结果。3.3逻辑函数的表示方法及其相互转换3.3.1逻辑函数的表示方法3.3.2逻辑函数表示方法之间的转换退出3.3.1逻辑函数的表示方法1、真值表真值表：是由变量的所有可能取值组合及其对应的函数值所构成的表格。真值表列写方法：每一个变量均有0、1两种取值，n个变量共有2i种不同的取值，将这2i种不同的取值按顺序（一般按二进制递增规律）排列起来，同时在相应位置上填入函数的值，便可得到逻辑函数的真值表。例如：当A=B=1、或则B=C=1时，函数Y=1；否则Y=0。2、逻辑表达式逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。函数的标准与或表达式的列写方法：将函数的真值表中那些使函数值为1的最小项相加，便得到函数的标准与或表达式。3、卡诺图卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。逻辑函数卡诺图的填写方法：在那些使函数值为1的变量取值组合所对应的小方格内填入1，其余的方格内填入0，便得到该函数的卡诺图。4、逻辑图逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。Ｙ＝ＡＢ＋ＢＣＡＢＢＣ５、波形图波形图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。Ｙ＝ＡＢ＋ＢＣＡＢＣＹ００００００１００１０００１１１１０００１０１０１１０１１１１１００００Ｙ以最小波段为准分别其他波段3.3.2逻辑函数表示方法之间的转换1、由真值表到逻辑图的转换真值表逻辑表达式或卡诺图11最简与或表达式化简2

或2&画逻辑图3&&≥1ABCA最简与或表达式&CBBAACABACYACBBAACY&&&ABCABAC若用与非门实现，将最简与或表达式变换乘最简与非-与非表达式32、由逻辑图到真值表的转换逻辑图逻辑表达式11最简与或表达式化简2&A≥1CBBAACY≥1≥12从输入到输出逐级写出最简与或表达式3真值表3本节小结

①逻辑函数可用真值表、逻辑表达式、卡诺图、逻辑图和波形图5种方式表示，它们各具特点，但本质相通，可以互相转换。②对于一个具体的逻辑函数，究竟采用哪种表示方式应视实际需要而定。③在使用时应充分利用每一种表示方式的优点。由于由真值表到逻辑图和由逻辑图到真值表的转换，直接涉及到数字电路的分析和设计问题，因此显得更为重要。第4章组合逻辑电路学习要点：组合电路的分析方法和设计方法利用数据选择器和可编程逻辑器件进行逻辑设计的方法加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第4章组合逻辑电路4.1

组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用中规模组合逻辑部件的原理和应用4.4组合逻辑电路中的竞争与冒险退出组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）4.1组合逻辑电路的分析逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4逻辑图逻辑表达式例：最简与或表达式真值表用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能真值表电路功能描述4.2组合逻辑电路的设计例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1穷举法12逻辑表达式或卡诺图最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用异或门实现真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法122逻辑表达式3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC56本节小结①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。

③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。

④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。4.3常用中规模组合逻辑部件的原理和应用4.3.1半加器和全加器4.3.2编码器与译码器4.3.3数据选择器及多路分配器退出4.3.4数字比较器1、半加器4.3.1半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位4.3常用中规模组合逻辑部件的原理和应用2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci+1：向高位的进位。全加器的逻辑图和逻辑符号

用与门和或门实现

用与或非门实现先求Si和Ci+1。为此，合并值为0的最小项。再取反，得：取反的是最小项中的“0”项实现多位二进制数相加的电路称为加法器。(1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。3、多位二进制加法(2)并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式超前进位发生器加法器的级连集成二进制4位超前进位加法器（1)8421BCD码转换为余3码8421BCD码+0011=余3码(2)二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。4、全加器的应用(3)二-十进制加法器修正条件本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。实现编码操作的电路称为编码器。4.3.2编码器与译码器1、3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表逻辑表达式逻辑图2、8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表逻辑表达式逻辑图3、3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。逻辑表达式I3+I2A+AB=A+B逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成3位二进制优先编码器EI为使能输入端，低电平有效。EO为使能输出端，通常接至低位芯片的端。EO和EI配合可以实现多级编码器之间的优先级别的控制。CS为扩展输出端，是控制标志。CS

＝0表示是编码输出；CS

＝1表示不是编码输出。集成3位二进制优先编码器74LS148集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效集成3位二进制优先编码器74LS148的级联16线-4线优先编码器2、8421BCD码优先编码器真值表优先级别是I9到I0逻辑表达式A+AB=A+B逻辑图3、集成10线-4线优先编码器本节小结

用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。1.二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号逻辑表达式逻辑图电路特点：与门组成的阵列二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2.二-十进制译码器1、8421BCD码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。真值表逻辑表达式逻辑图将与门换成与非门，则输出为反变量，即为低电平有效。3、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），E1、E2、E3为选通控制端。当E1＝1、时，译码器处于工作状态；当E1＝0、时，译码器处于禁止状态。真值表输入：自然二进制码输出：低电平有效1、74LS138的级联２、集成8421BCD码译码器74LS424数字显示译码驱动电路1、数码显示器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极2、显示译码器适用于共阴极LED真值表a的卡诺图a=A3+A2A0+A2A0+A1A2b的卡诺图c的卡诺图d的卡诺图e的卡诺图f的卡诺图g的卡诺图逻辑表达式逻辑图3、集成显示译码器74LS48引脚排列图4.辅助端功能5、数码显示电路的动态灭零5.译码器的应用1、用译码器实现两个二进制数的全加器②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。2、用二进制译码器实现码制变换十进制码8421码十进制码余3码十进制码2421码本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。1.数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。4.3.3数据选择器及多路分配器逻辑图2.集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。集成8选1数据选择器74LS15174LS151的真值表数据选择器的扩展3.用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。基本步骤确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。求Di3（1）代数法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3画连线图44求Di的方法（2）真值表法C=1时L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0时L=1，故D1=C求Di的方法（3）卡诺图法D0D1D3D2用数据选择器实现函数：例①选用8选1数据选择器74LS151②设A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1④画连线图本节小结

数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求Di→画连线图。4.1路-4路数据分配器由地址码决定将输入数据Ｄ送给哪１路输出。真值表逻辑表达式地址变量输入数据逻辑图5.集成数据分配器及其应用集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由74LS138构成的1路-8路数据分配器数据输入端G1=1G2A=0地址输入端数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统本节小结数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。1.1位数值比较器设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。4.3.4数字比较器逻辑表达式逻辑图2.集成数值比较器真值表中的输入变量包括A3与B3、A2与B2、A1与B1

、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。逻辑图3.集成比较器功能的扩展集成数值比较器串联扩展TTL电路：最低4位的级联输入端A＇>B＇、

A＇<B＇和A＇=B＇必须预先分别预置为0、0、1。CMOS电路：各级的级联输入端A＇>B＇必须预先预置为0

，最低4位的级联输入端A＇<B＇和A＇=B＇必须预先预置为0、1。并联扩展本节小结在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。4.4组合电路中的竞争冒险1、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号2、消除竞争冒险的方法有圈相切，则有竞争冒险增加冗余项，消除竞争冒险第5章触发器学习要点：时序电路逻辑功能的表示方法触发器的逻辑功能及使用第5章触发器5.1时序电路概述5.2基本触发器5.3集成触发器5.1时序逻辑电路概述1、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2、时序电路的分类（1）根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类米里型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。莫尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。3、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程(1)逻辑方程式

时序电路的逻辑功能可以用代表X、Y、Z、W这些信号之间关系的三个向量函数表示：输出方程驱动方程状态方程其中称为次态，称为现态。(2)状态表

状态表是反映时序电路输出、次态和输入、现态间对应取值关系的表格。例如我们列出电路的状态表，如表所示：0001100101010011ZQn+1QnX状态表(3)状态图

状态图是反映时序电路状态转换规律及相应输入、输出取值情况的几何图形。根据状态表，可作出上例的状态图如图所示。

0001100101010011ZQn+1QnX状态表状态图

(4)时序图(工作波形图)

时序图也就是工作波形图，它形象地表达了输入信号、输出信号、电路状态等的取值在时间上的对应关系。上例的时序图如图所示。说明这四种表示方法从不同侧面突出了时序电路逻辑功能的特点，它们本质上是相通的，可以互相转换。在实际应用中，可根据具体情况选用。应该指出，用卡诺图也可以方便地表示时序电路的逻辑功能。触发器是构成时序逻辑电路基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。5.2基本触发器5.2.1基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q