数字电子技术应用基础第八章可编程逻辑器件

数字电子技术应用基础第八章可编程逻辑器件1.1概述图1-1基本可编程逻辑器件PLD（ProgrammableLogicDevice

）器件的原理结构图21.1.1PLD的发展历程70年代80年代90年代PROM和PLA器件改进的PAL器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC31.1.2可编程逻辑器件的分类图1-2按集成度(PLD)分类4PLA（ProgrammableLogicArray）PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)FPGA（FieldProgrammableGateArray）SoPC（SystemonAProgrammableChip）SoC（SystemonAChip）IP(IntellectualProperty)PROM（ProgrammableReadOnlyMemory）CPLD（Complex

ProgrammableLogicDevice）EPLD(ErasableProgrammableLogicDevice)ASIC(ApplicationSpecificIntegratedCircuit)EDA(ElectronicDesignAutomatic)51.2简单PLD原理1.2.1电路符号表示图1-3常用逻辑门符号61.2.1PLD电路符号表示图1-4PLD的互补缓冲器图1-5PLD的互补输入图1-6PLD中与阵列表示图1-7PLD中或阵列的表示图1-8阵列线连接表示

71.2.2PROM图1-9PROM基本结构：81.2.2PROM图1-11PROM表达的PLD图阵列图1-12用PROM完成半加器逻辑阵列91.2.3PLA图1-13PLA逻辑阵列示意图101.2.3PLA图1-14PLA与PROM的比较111.2.4PAL图1-15PAL结构：图1-16PAL的常用表示：121.3EDA与传统电子设计方法的比较手工设计方法的缺点是：

1)复杂电路的设计、调试十分困难。2)如果某一过程存在错误，查找和修改十分不便。3)设计过程中产生大量文档，不易管理。4)对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差。5)只有在设计出样机或生产出芯片后才能进行实测。EDA技术有很大不同：

1)采用硬件描述语言作为设计输入。2)库(Library)的引入。3)设计文档的管理。4)强大的系统建模、电路仿真功能。5)具有自主知识产权。6)开发技术的标准化、规范化以及IP核的可利用性。7)适用于高效率大规模系统设计的自顶向下设计方案。8)全方位地利用计算机自动设计、仿真和测试技术。9)对设计者的硬件知识和硬件经验要求低。10)高速性能好。11)纯硬件系统的高可靠性。131.4EDA的发展趋势

系统集成芯片成为IC设计的发展方向，这一发展趋势表现在如下几个方面：超大规模集成电路的集成度和工艺水平不断提高，深亚微米(Deep-Submicron)工艺，如0.18μm，0.13μm已经走向成熟，在一个芯片上完成的系统级的集成已成为可能。市场对电子产品提出了更高的要求，如必须降低电子系统的成本，减小系统的体积等，从而对系统的集成度不断提出更高的要求。高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。计算机硬件平台性能大幅度提高，为复杂的SoC设计提供了物理基础。14EDA实验的3个层次1、逻辑行为的实现

（特点：非EDA技术及相关器件也能实现，无法体现EDA技术的优势）2、控制与信号传输功能的实现（特点：必须使用EDA技术才也能实现，能体现EDA技术的优势）

3、算法的实现（特点：使用硬件方式取代由传统CPU完成的许多算法功能，实现高速性能）

主要包括原数字电路中的实验项目，如：简单译码器、简单计数器、红绿交通灯控制、表决器、显示扫描器、电梯控制、乒乓球游戏、数字钟表、普通频率计、等等纯逻辑行为实现方面的电路的设计，时钟频率低。

如：高速信号发生器（含高速D/A输出）、A/D采样控制器、数字频率合成、数字PLL、RS232或PS/2通信、VGA显示控制电路、逻辑分析仪、存储示波器、虚拟仪表、图像采样处理和显示、机电实时控制系统、FPGA与单片机综合控制等电路的设计。

如：离散FFT变换、数字滤波器、浮点乘法器、高速宽位加法器、编码译码和压缩、基于FPGA的嵌入式系统、实时图象处理、大信息流加解密算法实现等电路的设计、智能算法设计等。时钟频率一般在50MHz以上

15原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器功能仿真

2.1FPGA／CPLD设计流程应用FPGA/CPLD的EDA开发流程:2EDA设计流程及其工具162.1.1设计输入(原理图／HDL文本编辑)(Editor)1.图形输入

图形输入

原理图输入(GraphicEditor)

状态图输入(SymbolEditor)波形图输入(WaveformEditor)172.

HDL文本输入(TextEditor)2.1.1设计输入(原理图／HDL文本编辑)

这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL源程序，进行编辑输入。

可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。182.1.2综合(Compiler)将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。192.1.3适配(Configure)

适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。202.1.4时序仿真与功能仿真(Simulator)时序仿真功能仿真

就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。

是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。212.1.5编程下载(Program)

通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTPFPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。

222.1.6硬件测试(Testing)

最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。232.2常用EDA工具

EDA工具大致可以分为如下5个模块：设计输入编辑器(Editor)仿真器(Simulator)HDL综合器(Compiler)适配器(或布局布线器)(Configure)下载器(Program)24

EDA工具软件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum...252.3MAX+plusII概述图形或HDL编辑器MAX+plusII设计流程编译网表提取、数据库建立、逻辑综合、逻辑分割、适配延时网表提取、编程文件汇编编程器设计输入综合或编辑适配器件下载仿真26MAX+plusII的启动界面：2.3MAX+plusII概述27MAX+plusII的原理图编辑器28MAX+plusII的HDL文本编辑器29MAX+plusII的波形编辑器30313原理图输入设计方法323.11位半加器设计向导3.1.1基本设计步骤步骤1：为本项工程设计建立文件夹注意：文件夹名不能用中文，且不可带空格。33为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！34步骤2：输入设计项目和存盘图3-1进入MAX+plusII，建立一个新的设计文件使用原理图输入方法设计，必须选择打开原理图编辑器新建一个设计文件35图3-2元件输入对话框首先在这里用鼠标右键产生此窗，并选择“EnterSymbol”输入一个元件然后用鼠标双击这基本硬件库这是基本硬件库中的各种逻辑元件也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT36图3-2元件输入对话框首先在这里用鼠标右键产生此窗，并选择“EnterSymbol”输入一个元件然后用鼠标双击这基本硬件库这是基本硬件库中的各种逻辑元件也可在这里输入元件名，如2输入与非门7400，输出引脚：OUTPUT37图3-3将所需元件全部调入原理图编辑窗连接好的原理图输出引脚：OUTPUT输入引脚：INPUT将他们连接成半加器38图3-4连接好原理图并存盘首先点击这里文件名取为：h_adder.gdf注意，要存在自己建立的文件夹中39步骤3：将设计项目设置成工程文件(PROJECT)图3-5将当前设计文件设置成工程文件首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变40注意，此路径指向当前的工程！41步骤4：选择目标器件并编译图3-6选择最后实现本项设计的目标器件首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K100注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来42图3-7对工程文件进行编译、综合和适配等操作选择编译器编译窗43完成编译！44步骤5：时序仿真(1)建立波形文件。首先选择此项，为仿真测试新建一个文件选择波形编辑器文件45(2)输入信号节点。图3-8从SNF文件中输入设计文件的信号节点从SNF文件中输入设计文件的信号节点点击“LIST”SNF文件中的信号节点46图3-9列出并选择需要观察的信号节点用此键选择左窗中需要的信号进入右窗最后点击“OK”47图4-9列出并选择需要观察的信号节点(3)设置波形参量。图3-10在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)

消去这里的勾，以便方便设置输入电平48(4)设定仿真时间。图3-11设定仿真时间选择ENDTIME调整仿真时间区域。选择60微秒比较合适49(5)加上输入信号。图3-12为输入信号设定必要的测试电平或数据(6)波形文件存盘。图3-13保存仿真波形文件用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平50(7)运行仿真器。图3-14运行仿真器选择仿真器运行仿真器51(8)观察分析半加器仿真波形。图3-15半加器h_adder.gdf的仿真波形52(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图4-16打开延时时序分析窗选择时序分析器输入输出时间延迟53(10)包装元件入库。

选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“CreateDefaultSymbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。54选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗步骤6：编程下载55步骤6：编程下载(1)下载方式设定。图3-18设置编程下载方式

在编程窗打开的情况下选择下载方式设置选择此项下载方式56步骤7：编程下载(1)下