VHDL与数字集成电路设计VHDL3-1

VHDL与数字集成电路设计VHDL3-1第一页，共77页。锁存器：电平敏感时序逻辑电路类型寄存器：边沿敏感DClkQClkDQDClkQClkDQ第二页，共77页。锁存器类型第三页，共77页。基于锁存器的设计Nlatchistransparent

whenf=0Platchistransparent

whenf=1NLatchLogicLogicPLatchf第四页，共77页。时间约束tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQ第五页，共77页。正反馈与双稳态Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1第六页，共77页。双稳态Gainshouldbelargerthan1inthetransitionregion第七页，共77页。基本锁存器电路DCLKCLKDConvertingintoaMUXForcingthestate(canimplementasNMOS-only)第八页，共77页。多路选择器锁存器Negativelatch(transparentwhenCLK=0)Positivelatch(transparentwhenCLK=1)CLK10DQ0CLK1DQ第九页，共77页。具体电路第十页，共77页。主从寄存器TwooppositelatchestriggeronedgeAlsocalledmaster-slavelatchpair第十一页，共77页。具体电路Multiplexer-basedlatchpair第十二页，共77页。建立时间第十三页，共77页。降低时钟负载的主从寄存器第十四页，共77页。RS触发器第十五页，共77页。带有时钟控制的RS触发器Cross-coupledNANDsAddedclock第十六页，共77页。不同的状态储存机制DCLKCLKQDynamic(charge-based)Static第十七页，共77页。C2MOS寄存器第十八页，共77页。施密特触发器VTCwithhysteresisRestoressignalslopes

第十九页，共77页。CMOS施密特触发器Movesswitchingthresholdofthefirstinverter第二十页，共77页。CMOS施密特触发器2第二十一页，共77页。数据寄存器及相关电路最快数据传递：时钟周期第二十二页，共77页。数据寄存器及相关电路最快数据传递时间：时钟周期第二十三页，共77页。在输入端添加控制电路，构成其他类型的触发器D触发器的控制与扩展数据寄存器及相关电路第二十四页，共77页。数据寄存器及相关电路D触发器的控制与扩展第二十五页，共77页。并行寄存与移位寄存数据寄存器及相关电路第二十六页，共77页。多功能移位寄存器数据寄存器及相关电路第二十七页，共77页。第二十八页，共77页。第四章算数逻辑单元4.1加法器4.2乘法器VHDL与数字集成电路设计第二十九页，共77页。加法器设计加法运算从最低位开始，逐步向高位进行；每一位相加时，产生1位结果（s），同时产生1位进位（c）；最低位相加时，只需要考虑2个数据的相加：半加；其余位相加时，需要考虑3个数据的相加：全加。4.1加法器、算数逻辑单元第三十页，共77页。加法器设计半加器4.1加法器、算数逻辑单元第三十一页，共77页。加法器设计全加器4.2加法器、算数逻辑单元第三十二页，共77页。利用半加单元设计全加器4.2加法器、算数逻辑单元第三十三页，共77页。可扩展的串行加法器：采用全加器级联构成4.2加法器、算数逻辑单元第三十四页，共77页。4位串行加法器：ASIC设计第1级采用半加；最高级取消进位。4.2加法器、算数逻辑单元第三十五页，共77页。Full-Adder36第三十六页，共77页。TheBinaryAdder37第三十七页，共77页。ExpressSumandCarryasafunctionofP,G,DDefine3newvariablewhichONLYdependonA,BGenerate(G)=ABPropagate(P)=AÅBDelete=A

BCanalsoderiveexpressionsforSandCobasedonDandP

Propagate(P)=A+BNotethatwewillbesometimesusinganalternatedefinitionfor38第三十八页，共77页。TheRipple-CarryAdderWorstcasedelaylinearwiththenumberofbitsGoal:Makethefastestpossiblecarrypathcircuittd=O(N)tadder=(N-1)tcarry+tsum39第三十九页，共77页。ComplimentaryStaticCMOSFullAdder28Transistors40第四十页，共77页。InversionProperty41第四十一页，共77页。MinimizeCriticalPathbyReducingInvertingStagesExploitInversionProperty42第四十二页，共77页。ABetterStructure:TheMirrorAdder43第四十三页，共77页。TransmissionGateFullAdder44第四十四页，共77页。ManchesterCarryChain45第四十五页，共77页。ManchesterCarryChain46第四十六页，共77页。Carry-BypassAdderAlsocalled

Carry-Skip47第四十七页，共77页。Carry-BypassAdder(cont.)tadder=tsetup+Mtcarry+(N/M-1)tbypass+(M-1)tcarry+tsum48第四十八页，共77页。CarryRippleversusCarryBypass49第四十九页，共77页。Carry-SelectAdder50第五十页，共77页。CarrySelectAdder:CriticalPath51第五十一页，共77页。LinearCarrySelect52第五十二页，共77页。SquareRootCarrySelect53第五十三页，共77页。LookAhead-BasicIdea

54第五十四页，共77页。Look-Ahead:TopologyExpandingLookaheadequations:Alltheway:55第五十五页，共77页。LogarithmicLook-AheadAdder56第五十六页，共77页。CarryLookaheadTreesCancontinuebuildingthetreehierarchically.57第五十七页，共77页。TreeAdders16-bitradix-2Kogge-Stonetree58第五十八页，共77页。Example:DominoAdderPropagateGenerate59第五十九页，共77页。Example:DominoAdderPropagateGenerate60第六十页，共77页。第六十一页，共77页。第四章算数逻辑单元4.1加法器4.2乘法器VHDL与数字集成电路设计第六十二页，共77页。8位乘法器设计：基于基本单元的扩展设计2位乘法器：由1位乘法结果相加而成成本：4+4+4门时间：1+34.3数据累加与乘法器设计第六十三页，共77页。8位乘法器设计：基于基本单元的扩展设计4位乘法器：由2位乘法结果相加而成4个2位乘法器并行运算，产生4组数据，然后进行相加。4.3数据累加与乘法器设计第六十四页，共77页。TheBinaryMultiplication65第六十五页，共77页。TheArrayMultiplier66第六十六页，共77页。TheMxNArrayMultiplier

—CriticalPathCriticalPath1&267第六十七页，共77页。Carry-SaveMultiplier68第六十八页，共77页。MultiplierFloorplan69第六十九页，共77页。Wallace-TreeMultiplier70第七十页，共77页。Wallace-TreeMultiplier71第七十一页，共77页。TheBinaryShifter72第七十二页，共77页。TheBarrelShifterArea